使用元件实例化语句设计一个4位全加器。采用方法如下:首先always语句设计一位全加器，再利用元件例化语句，调用全加器构成四位加法。

在Verilog HDL语言中，设计一个4位全加器（也称为半加器的串联）通常会采用模块化的设计思想。首先，我们需要创建一个名为`half_adder`的基本模块，它代表一位全加器，接受两个输入`A`和`B`以及进位输入`cin`，并生成两个输出：和`sum`和进位输出`cout`。

module half_adder (
    input [0:0] A,
    input [0:0] B,
    input cin,
    output reg [0:0] sum,
    output reg cout
);
    // 省略具体的电路实现细节，这里仅给出结构
endmodule

接着，为了构建一个4位全加器，我们可以使用`wire`或`reg`声明一组用于连接各个半加器的信号，并通过`instance`关键字实例化四个半加器：

module four_bit_full_adder (
    input [3:0] A,
    input [3:0] B,
    input [3:0] cin,
    output reg [3:0] sum,
    output reg Cout
);

// 声明连线信号
wire [2:0] carry_in = {0, cin, cin}; // 进位链

// 实例化4个半加器
half_adder add1(.A(A[0]), .B(B[0]), .cin(carry_in[0]), .sum(sum[0]), .cout(carry_in[1]));
half_adder add2(.A(A[1]), .B(B[1]), .cin(carry_in[1]), .sum(sum[1]), .cout(carry_in[2]));
half_adder add3(.A(A[2]), .B(B[2]), .cin(carry_in[2]), .sum(sum[2]), .cout(carry_in[3]));
half_adder add4(.A(A[3]), .B(B[3]), .cin(carry_in[3]), .sum(sum[3]), .cout(Cout));

endmodule