二选一Verilog源程序

二选一（One of）在Verilog HDL语言中通常用于描述数字电路的条件选择结构，它类似于其他编程语言中的if...else语句。当你需要让系统基于某些条件执行其中一个功能路径时，可以使用`oneof`关键字。例如：

module example (
  input wire condition,
  input [3:0] data_in_1,
  input [3:0] data_in_2,
  output reg [3:0] selected_data
);

// 定义两个数据选择器，分别对应条件A和B
always @(*) begin
  case(condition)
    0: selected_data = data_in_1; // 如果condition为0，则选择data_in_1
    1: selected_data = data_in_2; // 否则，选择data_in_2
  endcase
end

-- ... 其他模块部分 ...

在这个例子中，如果`condition`为0，电路将选择`data_in_1`的数据；如果为1，则选择`data_in_2`的数据。