在数字逻辑设计中，组合逻辑与时序逻辑有何区别？请结合4位二进制加法器的设计实例进行说明。

数字逻辑设计中的组合逻辑与时序逻辑是两种基本的逻辑电路类型，它们在电路的功能和特性上有着本质的不同。组合逻辑电路的输出仅由当前的输入决定，不存在任何记忆功能。换句话说，组合逻辑电路在任意时刻的输出仅取决于当前的输入值，与之前的状态无关。常见的组合逻辑电路组件包括逻辑门（例如与门、或门、非门等）、编码器、解码器、数据选择器和多路复用器等。

参考资源链接：[计算机专业核心课程：数字逻辑设计基础](https://wenku.csdn.net/doc/1yb08dgg5s?spm=1055.2569.3001.10343)

时序逻辑电路则能够存储信息，并根据当前的输入和存储的状态产生输出。时序逻辑电路通常包含触发器和锁存器等存储元件，它们能够记住过去的输入状态，并利用这些信息影响当前的输出。时序逻辑电路常用于实现计数器、寄存器、序列生成器等电路。

设计一个4位二进制加法器是理解组合逻辑与时序逻辑区别的一个很好的例子。在一个组合逻辑的4位加法器设计中，每个位的输出只取决于当前的输入位，不涉及任何之前的状态记忆。加法器使用全加器（Full Adder）构建，每个全加器负责计算一位的和及进位。4位二进制加法器由四个全加器串联组成，每个全加器的进位输出连接到下一个全加器的进位输入，最后一个全加器的进位输出通常是溢出标志。

以一个4位二进制加法器的设计为例，我们可以将输入表示为A[3:0]和B[3:0]（4位二进制数），输出为SUM[3:0]和CARRY（和以及最高位的进位）。设计时，先设计一个1位全加器，它具有三个输入端口A、B和进位输入Cin，以及两个输出端口和SUM和进位输出Cout。然后将四个这样的全加器按位串联起来，其中每个全加器的Cout连接到下一个全加器的Cin，形成一个4位的加法器。

在实际应用中，组合逻辑加法器设计要求精确考虑所有输入组合和对应的输出结果，确保无状态记忆，这对于理解数字逻辑电路设计至关重要。而时序逻辑设计中的加法器，例如计数器，会保留前一个状态的计数值，并根据当前输入更新计数器的值，这显示了时序逻辑电路的记忆特性。《计算机专业核心课程：数字逻辑设计基础》一书详细阐述了数字逻辑设计的基础理论和技巧，对理解组合逻辑与时序逻辑的区别和应用非常有帮助。

参考资源链接：[计算机专业核心课程：数字逻辑设计基础](https://wenku.csdn.net/doc/1yb08dgg5s?spm=1055.2569.3001.10343)