ZYNQ SOC性能优化：软件与硬件协同加速的艺术和实践


# 摘要
本文全面介绍了ZYNQ SoC架构的核心组成及其优化策略。首先概述了ZYNQ SoC架构的特点，接着探讨了基于ZYNQ的硬件加速原理和实现方式，包括处理器系统和外设的配置、并行处理设计原则、以及IP核的使用。文章深入分析了软件优化策略，如操作系统的选择与优化、多线程与任务调度，以及内存管理与缓存优化。此外，本文通过软硬件协同优化的实例分析，展示了ZYNQ在实时图像处理、机器学习模型部署、音频信号处理等方面的应用。最后，本文预测了ZYNQ SoC性能优化的未来趋势，包括新一代平台特性、开发工具与环境的演进，以及优化案例与实践的分享。

# 关键字
ZYNQ SoC；硬件加速；软件优化；多线程；缓存优化；性能提升

参考资源链接：[ZYNQ SOC全面教程：1200页修炼秘籍](https://wenku.csdn.net/doc/5fhyx59uj8?spm=1055.2635.3001.10343)
# 1. ZYNQ SOC架构概述

在现代电子系统设计中，ZYNQ SoC（System on Chip）已成为一种流行的解决方案，特别是在嵌入式系统和专用集成电路(ASIC)的开发中。ZYNQ将ARM处理器系统和可编程逻辑(PL)集成到单一芯片中，这不仅为系统设计者提供了极大的灵活性，还允许他们在软件和硬件之间进行无缝的交互，从而优化性能和功耗。

## 2.1 ZYNQ的处理器系统和外设

### 2.1.1 ARM处理器核心介绍

ZYNQ SoC中包含了一个或多个ARM处理器核心，通常是Cortex-A系列或R系列。ARM核心负责运行操作系统和执行高复杂度任务，例如图像处理或网络通信。它使得设备能够处理多任务，而不会牺牲响应速度和性能。

### 2.1.2 可编程逻辑(PL)的硬件资源

PL部分则由大量的可配置逻辑单元组成，可以实现任何类型的数字逻辑电路。这为设计者提供了定制硬件加速器的能力，从而对特定应用进行优化，如高速数据处理和接口协议实现等。PL可以与处理器系统紧密集成，通过高级接口和协议实现高效的数据交换。

通过这一层概述，我们对ZYNQ SoC的核心组件有了基础的认识，为后续章节深入了解其架构细节及优化策略奠定了基础。接下来，我们将深入探讨ZYNQ的硬件加速基础，这为理解如何在不同场景下发挥其最大潜力提供了关键信息。

# 2. ZYNQ硬件加速基础

## 2.1 ZYNQ的处理器系统和外设
### 2.1.1 ARM处理器核心介绍

ARM处理器核心在ZYNQ SoC架构中扮演着系统控制中心的角色。ARM核心的选择对于整个系统的性能和功耗有着直接的影响。ZYNQ设备通常采用Cortex-A系列处理器，这类处理器是高性能的，可以运行操作系统，并执行复杂的任务。在实际应用中，处理器的选择需要权衡处理速度、功耗、成本以及生态系统支持。例如，Cortex-A9 双核处理器在ZYNQ-7000系列中广泛使用，它提供了良好的性能和灵活性。

- **处理器核心**：Cortex-A9 双核处理器
- **架构特性**：
  - 32-bit ARMv7指令集
  - Jazelle 技术支持 Java 指令执行
  - NEON 异构处理器支持视频和音频处理
  - TrustZone 技术实现安全特性
- **性能**：最高运行频率超过1GHz
- **功耗管理**：动态电压频率调节（DVFS）

针对性能优化，开发者可以进行编译器优化，例如使用GCC的O3优化选项来提升代码效率。同时，ARM处理器具有丰富的指令集，开发者可以利用这些指令集进行底层优化。例如，通过使用NEON指令集，可以对多媒体和数据处理任务进行向量化操作，显著提高运算速度。

### 2.1.2 可编程逻辑(PL)的硬件资源

PL区域是ZYNQ SoC中的可编程逻辑部分，它提供了一系列的硬件资源，如查找表(LUTs)、触发器(Flip-flops)、块RAM(BRAM)、DSP单元和多路复用器等。这些资源可以用来实现定制的硬件加速功能，或是其他类型的硬件加速电路。

- **查找表(LUTs)**：用于逻辑功能实现
- **触发器(Flip-flops)**：用于存储逻辑状态和数据序列
- **块RAM(BRAM)**：用于实现高速缓存或存储结构
- **DSP单元**：用于执行高速数学运算，如FFT、FIR滤波器等
- **多路复用器**：用于路由信号或实现复杂的功能逻辑

在设计时，开发者需要考虑如何最有效地使用这些资源以实现所需的功能。由于PL是完全可编程的，因此在实现硬件加速时具有极大的灵活性。例如，可以通过流水线设计来提高数据处理的吞吐率，或者通过并行化处理来缩短任务完成的时间。为了提高资源利用率，开发者可以使用FPGA开发工具进行资源占用分析，优化设计以减少不必要的资源消耗。

## 2.2 硬件加速的设计原则
### 2.2.1 并行处理与数据流水线

在硬件加速的设计中，充分利用并行处理和数据流水线是提高系统性能的关键。并行处理指的是同时使用多个处理单元来执行任务的不同部分，而数据流水线是将一个复杂任务分割成几个独立的阶段，并使它们可以同时执行。

- **并行处理优势**：
  - 能够显著减少任务的总体执行时间
  - 高效地利用硬件资源

- **流水线设计原则**：
  - 确保每个阶段的处理时间大致相等，以避免瓶颈
  - 阶段间应有适当的缓冲区以应对数据到达的时间差异

为了实现这些设计原则，开发者可以使用FPGA开发环境中的工具来创建并行处理模块和数据流管道。例如，利用Xilinx Vivado设计套件中的分析工具来优化数据路径，提高数据吞吐量。在代码层面，可以通过多线程编程模型来充分利用多核处理器的计算能力。

### 2.2.2 硬件抽象层(HAL)的作用

硬件抽象层(HAL)为开发者提供了一个高级接口，使得应用程序能够在不同的硬件平台上无缝运行，同时隐藏了底层硬件的复杂性。HAL层的加入，使得硬件加速器的设计和应用程序之间的交互更加高效和简单。

- **HAL层的好处**：
  - 提供了一致的硬件接口，简化了软件开发
  - 支持硬件无关的编程，便于移植和维护
  - 提升了系统的可靠性和安全性

在实现HAL时，需要仔细设计API以确保它们既能覆盖硬件的所有功能，又要足够高效。开发者可以使用C语言和汇编语言结合的方式来编写HAL层代码，确保硬件特性被充分利用的同时，上层应用也能简单易懂。例如，对于图像处理应用，HAL层可以提供一系列图像处理函数，如滤波、边缘检测等，并确保这些函数在不同的硬件配置下都能高效执行。

## 2.3 硬件加速的实现方式
### 2.3.1 IP核的使用与配置

IP核是知识产权核的简称，是指具有特定功能的硬件模块，它们可以在FPGA中实现特定的算法或数据处理功能。IP核可以是预先设计好的，也可以是根据特定需求定制的。在ZYNQ平台上，开发者可以使用这些预先设计好的IP核，也可以创建新的IP核。

- **IP核的优点**：
  - 加速开发过程，避免从头开始设计
  - 保证性能，因为大多数IP核都经过了优化
  - 易于集成，可以直接在FPGA设计环境中使用

- **IP核的配置和使用**：
  - 在FPGA开发环境中选择合适的IP核
  - 根据需要配置IP核的参数，如数据宽度、处理速度等
  - 将IP核集成到整体设计中，并进行适当的接口设计

在使用IP核时，开发者可以利用Xilinx Vivado等FPGA开发工具提供的IP Catalog来查找、选择和配置IP核。IP核的配置通常通过图形用户界面进行，也可通过直接编辑IP核的配置文件来完成。例如，对于高性能计算场景，可以选择使用预集成的浮点运算IP核，这样可以快速实现复杂的数值计算功能。

### 2.3.2 外设与处理器的高效互联

硬件加速器与处理器之间的高效互联对于系统的整体性能至关重要。在ZYNQ架构中，处理器系统（PS）和可编程逻辑（PL）之间的数据通信可以非常高效，因为它们是通过一个高速的互连结构直接相连的。这种结构能够实现低延迟和高吞吐率的数据传输。

- **高效互联的关键组件**：
  - AXI接口协议，支持高速、高性能的外设连接
  - 优化的内存访问机制，如直接内存访问（DMA）
  - 数据缓冲机制，以减少处理器和加速器之间的通信开销

- **互联策略**：
  - 确定合适的接口协议和数据路径宽度
  - 设计高效的缓存和缓冲策略来管理数据传输
  - 利用DMA等技术减少处理器负担，实现数据的高速传输

在具体实现时，开发者可以使用Xilinx Vivado提供的设计工具来配置PS-PL之间的连接。例如，在设计一个视频处理加速器时，可以配置AXI协议的视频流接口，确保视频数据能够以高帧率高效传输到PL区域进行处理。在代码层面，可以通过设置DMA传输来实现处理器与PL区域间的高效数据交换。

在下一章节中，我们将深入探讨ZYNQ的软件优化策略，包括操作系统的选择与优化、多线程与任务调度以及内存管理与缓存优化等关键方面，帮助开发者更好地理解和掌握ZYNQ平台的软件优化技巧。

# 3. ZYNQ软件优化策略

ZYNQ平台提供了一个独一无二的嵌入式系统设计方式，既包括可编程逻辑(PL)的灵活性，又包括处理器系统(PS)的高效性能。在软件层面进行优化是充分利用ZYNQ平台性能的关键一环。本章将深入探讨如何通过选择与优化操作系统、实现多线程和任务调度策略、以及改进内存管理与缓存技术来提升ZYNQ平台的整体性能。

## 3.1 操作系统的选择与优化

### 3.1.1 嵌入式Linux的定制与裁剪

嵌入式Linux操作系统因其开源、稳定性、灵活性等特性，成为了ZYNQ平台上常见的选择。定制与裁剪Linux操作系统对提升ZYNQ平台的性能至关重要。

**裁剪的步骤如下**：

1. **选择合适的Linux内核版本**：根据ZYNQ平台的硬件性能和功能需求，选取合适的Linux内核版本。
2. **配置内核模块**：使用make menuconfig等工具，关闭不需要的驱动模块和内核功能，以减小内核体积。
3. **编译定制的内核**：根据硬件资源和性能要求，编译定制内核，以适应特定应用场景。

# 下载内核源码
git clone git://git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git

# 进入源码目录并启动内核配置界面
cd linux
make ARCH=arm zynq_defconfig

# 开启或关闭特定配置
make ARCH=arm menuconfig

裁剪内核时，需要根据具体需要有选择性地配置，如关闭不必要的文件系统、网络协议栈等。这不仅降低了对内存的需求，还缩短了系统的启动时间，从而提高了效率。

### 3.1.2 实时操作系统的考量

在需要快速响应和高确定性的场合，实时操作系统（RTOS）比通用操作系统更适合。对于ZYNQ而言，选择合适的RTOS以及进行必要的配置和优化是关键。

**RTOS选择的考量因素包括**：

1. **确定性**：RTOS能否满足应用的时间需求。
2. **性能**：RTOS对资源的占用和响应时间。
3. **开发和维护成本**：RTOS的学习曲线和社区支持。

Xilinx提供了适用于ZYNQ的PetaLinux，它是一个基于Yocto的Linux发行版，专为Xilinx设备定制。PetaLinux能够满足实时性需求，同时提供了丰富的软件开发工具链和优化工具。

# 安装PetaLinux工具
wget https://xilinx.github.io/petalinux一手资料物语/PetaLinux_Tools/2019.2/ISD-2019.2/petalinux-v2019.2-final-installer.run
chmod +x petalinux-v2019.2-final-installer.run
./petalinux-v2019.2-final-installer.run

通过PetaLinux工具，可以很容易地配置内核，创建启动镜像，并部署到ZYNQ设备上。

## 3.2 多线程与任务调度

### 3.2.1 线程同步与数据一致性

在多线程的环境中，线程同步是确保数据一致性和正确性的关键。ZYNQ平台上的多线程应用需要合理使用互斥锁、信号量、条件变量等同步机制。

**数据一致性的保证方法**：

1. **互斥锁（Mutex）**：使用互斥锁可以确保多个线程在修改共享资源时不会产生冲突。
2. **条件变量（Condition Variable）**：条件变量允许线程在某个条件不成立时挂起，直到其他线程改变条件并发出通知。
3. **原子操作**：对于简单的同步操作，使用原子操作可以减少上下文切换，提高效率。

### 3.2.2 动态优先级调度算法

ZYNQ平台支持动态优先级调度算法，这种方法可根据线程的执行情况动态调整其优先级，从而提高系统的响应性和资源利用率。

**动态优先级调度算法的实现**：

1. **优先级反转**：为了防止低优先级任务长期占用CPU，导致高优先级任务延迟，系统动态提高低优先级任务的优先级。
2. **负载平衡**：合理分配任务到不同的处理器核心，避免某个核心过载而其他核心空闲。

## 3.3 内存管理与缓存优化

### 3.3.1 内存分配策略

在ZYNQ平台上，内存分配策略的优化对提升性能至关重要。合理的内存分配可以减少内存碎片，提高内存访问速度。

**常见的内存分配策略包括**：

1. **伙伴系统**：伙伴系统是一种高效的内存分配策略，它将内存分割成不同大小的块，以满足不同大小的内存分配请求。
2. **Slab分配器**：Slab分配器是为了减少内存碎片而设计的，它针对特定大小的对象进行内存分配。

// 示例：伙伴系统内存分配函数
void*伙伴系统分配(size_t size) {
    // 伙伴系统的实现代码
    // 根据请求的大小从伙伴池中分配合适的内存块
}

### 3.3.2 缓存一致性与优化技巧

在多核处理器系统中，缓存一致性问题是影响性能的关键。ZYNQ平台上的缓存一致性优化技巧包括：

1. **写直达（Write-Through）和写回（Write-Back）策略**：选择合适的缓存写策略对减少缓存不一致的风险至关重要。
2. **缓存行填充**：通过填充特定的数据结构到一个或多个缓存行，来保证数据的一致性。

// 示例：写回策略的缓存写入操作
void cache_write_back(void* ptr, void* data, size_t size) {
    // 写回策略的实现代码
    // 先将数据写入缓存行，再异步写入主存
}

缓存一致性与优化的实施，需要开发者深刻理解ZYNQ平台的内存架构和缓存机制，以实现最佳性能。

# 4. 软硬件协同优化实例分析

## 4.1 实时图像处理系统

在现代的嵌入式系统和SoC平台中，实时图像处理技术扮演着至关重要的角色。ZYNQ架构以其软硬件协同设计的优势，在图像处理领域中占据了重要地位。通过将图像处理算法硬件化，可以显著提高系统性能和降低功耗，这对于无人机、监控摄像头、车载视觉系统等应用尤为重要。

### 4.1.1 视频流的捕获与预处理

在进行实时图像处理之前，首先需要捕获视频流并进行初步的预处理。这一过程通常涉及对原始视频数据的解码和格式转换。在ZYNQ平台上，可以通过视频接口（如HDMI或MIPI）接收视频流，然后利用PS部分（处理器系统）的软件能力来完成解码工作。预处理步骤包括去噪、亮度和对比度调整等，这些步骤可以通过软件实现，也可以设计专用的硬件加速器来完成。

下面是一个简单的视频解码处理的伪代码示例：

// 视频解码处理伪代码
void Video Decode() {
    // 初始化解码器参数
    DecodeInitParams();
    // 获取视频流数据包
    VideoPacket packet = GetVideoPacket();
    while (!EndOfStream(packet)) {
        // 解码视频数据包
        VideoFrame frame = DecodePacket(packet);
        // 预处理图像帧
        VideoFrame preprocessedFrame = PreProcess(frame);
        // 后续处理，如硬件加速处理
        ProcessInHardware(preprocessedFrame);
    }
}

VideoFrame PreProcess(VideoFrame frame) {
    // 实现去噪、调整亮度等操作
    // ...
    return frame;
}

void ProcessInHardware(VideoFrame frame) {
    // 将预处理后的帧传递给硬件加速器处理
    // ...
}

### 4.1.2 硬件加速的图像处理算法

图像处理算法，如边缘检测、物体识别、图像分割等，是计算密集型的任务，非常适合硬件加速。在ZYNQ上，这些算法可以被实现为专用的IP核，或者利用PS与PL的紧密耦合特性来执行。硬件加速不仅可以提供高吞吐量，还能减少对处理器资源的占用，从而优化系统整体的性能。

下面是一个简单的边缘检测算法硬件加速模块的示例：

// 硬件加速模块的Verilog伪代码
module EdgeDetection(
    input clk, 
    input reset,
    input [7:0] pixel_in, // 输入像素值
    output reg [7:0] pixel_out // 输出像素值
);

    // 实现边缘检测逻辑
    // ...

endmodule

硬件加速模块的实现需要结合特定的图像处理算法知识，根据算法的计算特点进行设计。在这个例子中，我们假设是一个简单的边缘检测模块。在实际应用中，一个完整的图像处理加速器可能需要集成多个这样的模块，或者是一个更复杂的FPGA逻辑设计。

## 4.2 机器学习模型在ZYNQ上的部署

随着机器学习与深度学习技术的发展，越来越多的图像和信号处理任务可以被转换成机器学习模型。将这些模型部署到ZYNQ平台，利用其软硬件协同优化的能力，可以显著提高处理速度和效率。

### 4.2.1 模型的转换与优化

将机器学习模型转换为适用于ZYNQ的格式通常涉及模型压缩、量化和剪枝等步骤。这些步骤有助于减少模型大小，提高计算效率，并减少对资源的需求。转换后的模型还需要在ZYNQ平台上进行优化，以便能够运行在处理器上或者利用可编程逻辑资源进行加速。

例如，我们可以使用TensorFlow Lite来将模型转换为轻量级版本，然后通过自定义优化器进一步简化模型。以下是一个模型转换和优化的简化流程：

import tensorflow as tf

# 加载训练好的模型
model = tf.keras.models.load_model("model.h5")

# 转换为TensorFlow Lite模型
converter = tf.lite.TFLiteConverter.from_keras_model(model)
tflite_model = converter.convert()

# 保存转换后的模型
with open('model.tflite', 'wb') as f:
    f.write(tflite_model)

# 模型优化（示例）
# 实际优化过程中可能包含多种技术，这里未展示具体实现
def OptimizeModel(tflite_model):
    # 执行优化操作
    optimized_model = ...
    return optimized_model

### 4.2.2 硬件加速对模型性能的影响

在ZYNQ平台上，硬件加速对于机器学习模型的性能提升至关重要。通过使用FPAG来实现并行处理，可以极大提高模型的运算速度，降低延迟，这对于实时应用来说非常关键。同时，合理的硬件资源分配和调度能够确保加速器在不影响整体系统性能的情况下，最大限度地发挥效能。

## 4.3 音频信号处理案例

音频信号处理是另一种典型的应用，它在ZYNQ平台上同样能受益于软硬件协同优化。音频处理流程包括对音频数据的捕获、编码、解码和各种算法处理，如噪声抑制、回声消除、音频增强等。

### 4.3.1 音频数据流的处理流程

音频数据流的处理流程可以分为几个步骤，每个步骤都可能需要不同的资源和优化策略。首先是数据的捕获，这可以通过ZYNQ平台上的模拟/数字转换器（ADC）完成。接下来是数据的预处理，如采样率转换、静音检测等。预处理后的数据可以被送入音频处理算法进行进一步的处理。

### 4.3.2 高效的音频算法硬件实现

音频算法的硬件实现需要考虑到算法的实时性和资源消耗。在ZYNQ上，音频算法可以通过编程逻辑实现，或者与处理器配合实现。例如，一个FIR滤波器可以直接在FPGA逻辑中实现，以达到低延迟和高效率的要求。

以下是一个FIR滤波器硬件实现的代码示例：

module FirFilter #(
    parameter DATA_WIDTH = 16, // 数据宽度
    parameter COEFF_WIDTH = 16, // 系数宽度
    parameter NUM_TAPS = 64 // 滤波器阶数
)(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [DATA_WIDTH-1:0] data_in, // 输入数据
    output reg [DATA_WIDTH-1:0] data_out // 输出数据
);

    // 滤波器系数定义
    // ...

    // 实现FIR滤波算法
    // ...

endmodule

FIR滤波器只是音频处理算法中的一种，不同的音频算法有不同的硬件实现需求，这要求开发者充分理解各种算法并根据实际情况进行优化设计。通过高效利用ZYNQ的软硬件资源，可以构建出既高效又灵活的音频处理系统。

# 5. ZYNQ SOC性能优化的未来趋势

## 5.1 新一代ZYNQ平台特性

ZYNQ系统级芯片(SoC)平台的不断进步为高性能计算和嵌入式系统的设计带来了新的可能性。新一代ZYNQ平台的更新主要集中在处理器核心和可编程逻辑(PL)的性能增强，以及专用AI/ML加速器的集成。

### 5.1.1 处理器与PL的更新

处理器系统更新包括更高性能的多核ARM处理器，例如Cortex-A53和Cortex-R5F，这些处理器能够提供更强的计算能力和更高的效率。可编程逻辑(PL)部分，则通过增强的FPGA架构提供更多的逻辑单元，更高的时钟频率，以及更丰富的输入输出接口。

在设计时，开发者可以利用这些新的硬件特性来提高算法的处理速度，例如，通过配置多个ARM核心来并行处理多个任务，或者通过定制的FPGA逻辑来优化特定算法的性能。

### 5.1.2 AI/ML加速器的集成

AI/ML加速器的集成是新一代ZYNQ平台的另一重要特性。这些专用的硬件加速器被设计用来提高机器学习算法的处理速度，它们通常提供专门的指令集、数据路径优化，以及并行处理能力。在深度学习模型的推理阶段，AI加速器能够显著提升处理速度和能效比。

AI/ML加速器通常通过特定的编程接口与软件层交互，使得开发者能够在高级语言中方便地使用这些加速功能。除了性能提升，这种集成还减少了开发者对底层硬件细节的关注，允许他们更专注于算法和应用开发。

## 5.2 开发工具与环境的演进

随着硬件的发展，相应的软件开发工具和环境也在持续进化，以满足日益增长的开发需求和简化复杂的设计流程。

### 5.2.1 高级综合(AMS)工具的改进

高级综合(AMS)工具，如Xilinx Vivado HLS，提供了从高级语言（如C/C++）到硬件描述语言(HDL)的自动化转换功能。这些工具的改进使设计师能够在更高层次的抽象上工作，简化了从软件到硬件的迁移过程，并缩短了开发周期。

随着新一代平台特性的加入，AMS工具也在持续改进，以更好地支持新的处理器和加速器。它们提供了更精细的控制、更优化的资源使用，以及更强的性能保证。

### 5.2.2 跨平台开发环境的整合

跨平台开发环境，比如Vitis，允许开发者在统一的框架内针对不同的ZYNQ平台进行开发。这样的环境不仅支持传统的嵌入式开发，还包括了对AI/ML应用的支持。通过提供统一的库、工具链和调试工具，Vitis使得开发者可以更容易地在不同的项目和平台上复用代码和组件。

跨平台环境还支持云端开发和远程调试，为团队协作和远程工作提供了极大的便利。这种整合不仅提高了开发效率，也为团队合作提供了更加灵活和强大的工具支持。

## 5.3 优化案例与实践的分享

随着ZYNQ平台和开发工具的进步，许多开发团队已经在不同领域取得了重要的性能优化成果。分享这些实践案例和经验，对于整个社区来说具有极大的参考价值。

### 5.3.1 社区和开源项目的贡献

开源社区和开发者论坛如Xilinx的GitHub项目、Vitis Community，都是分享ZYNQ相关经验和资源的重要场所。这些社区中的成员，包括硬件工程师、软件开发者和研究学者，通过协作和分享，不断推动ZYNQ平台的优化和应用范围的拓展。

开源项目不仅限于代码，还包括设计模板、教程和案例研究，这些资源有助于新手快速上手，并让经验丰富的开发者能够站在前人的基础上进一步创新。

### 5.3.2 行业案例研究与分析

各个行业中，如工业自动化、汽车电子和消费电子，都有使用ZYNQ SoC实现创新应用的案例。这些案例研究通常展示了如何针对特定需求进行优化，以及如何解决在设计、集成和部署中遇到的挑战。

例如，在工业图像处理领域，ZYNQ SoC能够提供实时的图像预处理和分析能力，使生产线上的视觉检测系统具有更快的响应时间和更高的准确性。通过深入分析这些行业案例，开发者可以了解在实际应用中如何最有效地利用ZYNQ的硬件和软件资源。