Verilog 代码
实现 FSK 解调的代码如下（有代码注释）： //解调模块
module fsk(cin,clk,start,cout); input cin,clk,start;
output cout; reg cout; reg[3:0]cnt; //对 clk 计数
reg[2:0]count; //对 cin 计数
reg ec; //同步计数
ini"al ec=1'b0;
ini"al cnt=4'b0;
ini"al count=3'b0;
ini"al cout<=0;
always@(posedge clk or posedge start) //对 clk 计数
begin
if(start) //开启信号
begin
cnt<=0;
ec<=1'b1;
end
else
begin
if(cnt==11) //每 12 个 clk 周期后有一个采样点
begin
cnt<=0;
ec<=1'b1; //采样点状态
end
else
begin
cnt<=cnt+1; //clk 计数
ec<=1'b0;
end
end
end
always@(posedge cin or posedge ec) //对 cin 计数
begin
if(ec)
count<=0; //采样后计数清零
else
count<=count+1; //cin 计数
end
always@(count or cnt) begin
if(cnt==11)
cout<=(count>=3)?1:0; //采样点时频率高为 1 频率低为 0
end endmodule
weixin_40177351
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