verilog设计4FSK并写出测试代码

以下是一个简单的 Verilog 设计实现 4FSK 调制器：

module FSK4(
  input clk,
  input reset,
  input [1:0] data_in,
  output reg out
);

parameter PERIOD = 4; // 调制周期

reg [PERIOD-1:0] phase; // 相位寄存器

always @(posedge clk or posedge reset) begin
  if (reset) begin
    phase <= 0;
    out <= 1'b0;
  end else begin
    phase <= phase + 1;
    if (phase == PERIOD-1) begin
      case (data_in)
        2'b00: out <= 1'b0;
        2'b01: out <= 1'b1;
        2'b10: out <= phase[0];
        2'b11: out <= ~phase[0];
      endcase
    end
  end
end

endmodule

该模块的输入为时钟信号 `clk`、复位信号 `reset` 和 2 位数据信号 `data_in`，输出为调制后的信号 `out`。 `PERIOD` 参数指定了调制周期，可以根据实际需要进行调整。

在每个调制周期内，相位寄存器 `phase` 的值递增 1。当 `phase` 的值达到 `PERIOD-1` 时，根据输入的数据信号 `data_in` 来决定输出信号 `out` 的值。

当 `data_in` 为 `2'b00` 时，输出为 0；当 `data_in` 为 `2'b01` 时，输出为 1；当 `data_in` 为 `2'b10` 时，输出为 `phase[0]`；当 `data_in` 为 `2'b11` 时，输出为 `~phase[0]`。

以下是一个简单的测试代码：

module FSK4_tb;

reg clk;
reg reset;
reg [1:0] data_in;
wire out;

FSK4 dut(
  .clk(clk),
  .reset(reset),
  .data_in(data_in),
  .out(out)
);

initial begin
  clk = 0;
  reset = 1;
  data_in = 2'b00;
  #10 reset = 0;
  #10 data_in = 2'b01;
  #10 data_in = 2'b10;
  #10 data_in = 2'b11;
  #10 data_in = 2'b00;
  #10 $finish;
end

always #5 clk = ~clk;

endmodule

该测试代码通过时钟信号 `clk`、复位信号 `reset` 和 2 位数据信号 `data_in` 来模拟输入信号，并将调制器的输出信号 `out` 连接到一个 `wire` 上。在仿真开始时，先将复位信号置为 1，等待一段时间后再将其置为 0，然后依次将 `data_in` 设置为 `2'b01`、`2'b10`、`2'b11` 和 `2'b00`，最后仿真结束。可以根据需要进行修改。