写出verilog代码

好的，以下是我为您编写的Verilog代码，用于生成120Hz的时钟信号：

module clock_generator(
  input clk, // 原始时钟信号
  output reg clk_120Hz // 120Hz时钟信号
);

reg [3:0] counter1; // 4位二进制计数器
reg [15:0] counter2; // 16位二进制计数器

always @(posedge clk) begin
  // 分频器
  if (counter1 == 4'd127) begin // 100MHz / 128 = 781.25kHz
    counter1 <= 4'd0;
  end else begin
    counter1 <= counter1 + 1;
  end
  
  // 计数器
  if (counter2 == 16'd651) begin // 781.25kHz / 651 = 120Hz
    counter2 <= 16'd0;
    clk_120Hz <= ~clk_120Hz;
  end else begin
    counter2 <= counter2 + 1;
  end
end

endmodule

在这个Verilog模块中，我们使用了两个计数器分别实现了分频器和计数器的功能，生成了120Hz的时钟信号。请注意，这个代码仅供参考，您可能需要根据具体情况进行调整。