用Verilog HDL语言写一个D触发器，并写出测试代码

下面是一个简单的Verilog HDL语言实现的D触发器：

module d_ff(q, d, clk, rst);
  output q;
  input d, clk, rst;

  reg q;

  always @(posedge clk) begin
    if (rst) begin
      q <= 1'b0;
    end else begin
      q <= d;
    end
  end

endmodule

上述代码中，我们定义了一个D触发器，输入端口包括数据输入d、时钟输入clk和复位输入rst，输出端口为q。在always块中，我们使用posedge关键字来表示时钟的上升沿触发，当时钟上升沿到来时，如果复位信号rst为1，那么输出q被置为0；否则，输出q被赋值为输入d的值。

下面是一个简单的测试代码示例：

module d_ff_testbench;

  reg d, clk, rst;
  wire q;

  d_ff dut(q, d, clk, rst);

  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end

  initial begin
    rst = 1;
    #10 rst = 0;
  end

  initial begin
    d = 0;
    #12 d = 1;
    #6 d = 0;
    #6 d = 1;
    #6 d = 0;
    #6 d = 1;
    #6 d = 0;
    #6 d = 1;
    #12 $finish;
  end

endmodule

在测试代码中，我们首先定义了输入变量d、clk和rst以及输出变量q。然后我们实例化了D触发器模块，并将输入和输出端口连接起来。在initial块中，我们先将时钟信号clk初始化为0，并使用forever循环语句将其不断取反，以模拟时钟信号。然后我们将复位信号rst初始化为1，并在10个时间单位后将其置为0，以模拟复位信号的作用。最后，我们按照一定的时间序列对输入信号d进行赋值，以测试D触发器的功能。在测试完成后，我们使用$finish系统任务结束仿真。