写出verilog代码和testbench

Verilog是一个广泛用于描述数字系统行为的语言，编写UART（通用异步收发传输器）的Verilog代码主要包括寄存器、移位寄存器、状态机以及接口模块。以下是一个简化版的UART接口模块示例：

module uart(
    input wire clk,
    input wire rst_n,
    input wire [7:0] data_in,
    output reg [7:0] data_out,
    input wire tx_en,
    output wire rx_done,
    input wire rxd,
    output wire tx_empty
);
...
// 省略了详细的寄存器和移位寄存器实现
endmodule

testbench（测试台）是用来测试实际设计的功能，它会模拟系统的输入并观察期望的结果。以下是一个基本的UART testbench的例子：

module uart_tb;
reg clk = 0; // 假设时钟为1Hz
reg rst_n = 1;

uart uut (
    .clk(clk),
    .rst_n(rst_n),
    .data_in({8'd0, 'd1, 'd2}), // 发送测试数据
    .data_out(0), // 初始化接收端口预期值
    .tx_en(1), // 发送允许
    .rx_done(0), // 初始化完成标志
    .rxd(0), // 强制保持接收数据线低
    .tx_empty(0) // 初始状态下TX空闲
);

initial begin
    #10 rst_n = 0; // 系统复位
    @(posedge clk); // 等待上升沿
    #1 rst_n = 1; // 断开复位

    // 发送数据并检查接收数据
    for (int i = 0; i < 3; i++) begin
        uut.data_in = i << 8 | (i + 1);
        @(posedge clk); // 等待数据发送
        $display("Data Out: %b", uut.data_out);
        #5; // 模拟数据传输时间
        assert(uut.data_out == i << 8 | (i + 1)); // 验证数据是否正确接收
        if (!uut.tx_empty) begin
            $error("TX buffer empty");
        end
        while (!uut.rx_done) begin
            #1;
        end
    end
    #10; // 延长一段时间检查是否有异常情况
    @(posedge clk); // 确保最后的数据已经完全发送
    $finish;
end

always #5 clk = ~clk; // 仿真时钟周期为5ns
endmodule