Kintex-7 FPGA时钟资源与布线详解 - CSDN文库

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"这篇学习笔记主要探讨了Xilinx Kintex-7 FPGA的时钟设计，包括时钟资源架构和布线资源的详细分析。Kintex-7 FPGA的时钟系统采用专用的I/O和时钟管理技术，以满足各种复杂的时钟需求。时钟管理块（CMT）是其核心，包含了混合模式时钟管理器（MMCM）和锁相环（PLL），能够实现频率合成、降低偏移和抖动过滤。时钟资源在FPGA内部以时钟区域的形式组织，时钟区域的数量根据器件的大小而变化。" 在Kintex-7 FPGA中，全局时钟树确保了时钟同步，能够覆盖整个器件。I/O时钟和区域时钟树的设计则支持对相邻时钟区域的时钟供应。每个时钟区域包含50个配置逻辑块（CLB）、一个I/O银行以及相关同步模块。时钟区域由中心的水平时钟行（HROW）划分，向上和向下扩展，同时在横向跨过器件的两侧。时钟布线资源方面，每个I/O银行有支持时钟输入的引脚，这些引脚通过专用时钟缓冲器连接到全局时钟线、区域时钟线和局部时钟线。全局时钟线有32条，由全局时钟缓冲器（BUFGCTRL）驱动，可用于整个器件的时序资源。BUFGCTRL不仅可以作为时钟使能电路，还可以作为无毛刺多路复用器，选择或切换时钟源。每个时钟区域内的水平时钟缓冲器（BUFH/BUFHCE）则提供了对单个时钟区域的访问和控制，支持独立的时钟使能。此外，7系列FPGA还具有区域时钟树和I/O时钟树，它们能够为每个时钟区域内的所有时序资源提供时钟信号。这样的设计确保了高效的时钟分布和控制，对于FPGA的高性能和低延迟操作至关重要。在进行Kintex-7 FPGA开发时，理解和优化时钟路径是关键，因为这直接影响到设计的性能、功耗和可综合性。设计师需要考虑时钟资源的分配、时钟树合成、时钟抖动和时钟域同步等重要因素，以确保系统的稳定性和可靠性。掌握这些时钟设计原理和实践技巧，对于高效地利用Kintex-7 FPGA的资源至关重要。

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时钟的同步或异步时钟切换（以前仅通过忽略端口可用）。

 BUFHCE 有一个增强的时钟使能，允许输入时钟的同步或异步使能。

 CMT 现在包含一个 MMCM 和一个 PLL（MMCM 的一个子集），而不是两个

MMCM，以及保留的专用内存接口逻辑。CMT 列位于 SelectIO 旁边™ CMT 中的列

/列组，并具有对 I/O 的专用访问权限以获得高性能。全局时钟缓冲区仍然位于由

驱动的 I/O 列之间的设备的垂直中心 CMTs.直接不再支持 CMT 内的级联。直接级

联到相邻的 cmt 是可能的，但是由于资源有限而受到限制。级联到相邻 CMT 之外

的其他 CMT 会导致源和目标 MMCMs/pll 之间的相位偏移，并且需要特殊的属性设

置。

 分数除法器不再共享输出计数器。这将释放这些计数器用于其他用途。分数计数器

增加了静态相移功能。

 时钟保持功能不再可用

 MMCMs 支持扩频

2.2 与 Spartan-6 FPGA 的不同

 Spartan-6体系结构独有的一些Spartan-6 FPGA时钟电路拓扑、功能和块不受支持，

已被 7 系列 FPGA 时钟功能所取代。 7 系列设备不直接支持

DCM_SP,DCM_CLKGEN, BUFIO2, BUFIO2_2CLK, BUFIO2FB, BUFPLL, and

BUFPLL_MCB 等特性和功能。

 PLL 是 MMCM 的一个子集，具有相同的性能（最小 CLKIN/PFD 和最小/最大 VCO

频率除外）、一些连接限制和一些降低的功能。与以前的 Spartan®FPGA PLL 相比，

7 系列 FPGA PLL 增加了掉电、输入时钟切换和级联到相邻 CMT。PLL 与 BUFIO 或

BUFR 没有直接连接。

 在 7 系列 FPGA 中，没有直接替代 BUFIO2 和 BUFIO2 clk 原句的方法。使用 BUFIO

和 BUFR 代替推荐的连接来驱动 ILOGIC 和 Logic。

 Spartan-6 FPGA BUFIO2 专用输入路由从 GCLK 到 CMT 和全局时钟缓冲器不再受支

持。要迁移到 7 系列 FPGA，请使用来自 CCIO 引脚的专用输入路由。

 在 7 系列 FPGA 中没有直接等效于 Spartan-6 FPGA BUFPLL。要进行迁移，请使用

BUFIO 和 BUFR 以及 ILOGIC 和 logic 的推荐连接。MMCME2 CLKOUT[0:3]的高性能

时钟路由取代了 BUFPLL 的专用路由。ISERDES 和 OSERDES 电路基于 Virtex-6 体系

结构。

 在 7 系列 FPGA 中，不再需要 BUFIO2FB 基元。对于 MMCM 和 PLL 反馈连接，CLKFBIN

可以直接连接到全局时钟缓冲器、输入引脚或 CLKFBOUT，具体取决于所使用的反

馈。

 Spartan-6 FPGA 仅支持 BUFH。7 系列 FPGA BUFHCE 原语添加了禁用时钟的功能，

以在由该资源驱动的时钟区域中实现潜在的节能。

 7 系列 FPGA 新的缓冲区 BUFMR/BUFMRCE 驱动相同和垂直相邻时钟区域中的

BUFIO 和/或 BUFRs。当与 BUFIO 或 BUFR 一起使用时，BUFMR/BUFMRCE 允许 MRCC

输入访问相邻时钟中的 BUFIO 和 BUFR 区域。BUFMRCE 具有可选择的同步或异步

切换功能。

 Spartan-6 FPGA 设计迁移的一个新原语是 BUFR。当与 BUFIO 一起使用时，BUFRs

功能将取代 BUFIO2、BUFIO2 clk 和 BUFPLL 功能。在每个时钟区域中有四个

BUFR。

 Spartan-6 FPGA 设计迁移的另一个新原语是 BUFIO。当与 BUFR 一起使用时，BUFIO

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