Verilog语言中wire与reg的区别以及inout使用 - CSDN文库

需积分: 50 134 浏览量更新于2023-10-19 收藏 29KB DOC 举报

身份认证购VIP最低享 7 折!

领优惠券(最高得80元）

资源详情

资源推荐

Verilog 语言中 wire 与 reg 的区别

reg 相当于存储单元，wire 相当于物理连线。reg 表示一定要有触发，没有输入的时候

可以保持原来的值，但不直接实际的硬件电路对应。wire 表示直通，即输入有变化，输出

马上无条件地反映（如与、非门的简单连接）。

两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire

使用在连续赋值语句中，而 reg 使用在过程赋值语句中。

在连续赋值语句中，表达式右侧的计算结果可以立即更新表达式的左侧。在理解上，相

当于一个逻辑之后直接连了一条线，这个逻辑对应于表达式的右侧，而这条线就对应于

wire。在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，

而这个变量可以声明成 reg 类型的。根据触发条件的不同，过程赋值语句可以建模不同的

硬件结构：如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；

如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；如果这

个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。

对组合逻辑输出变量，可以直接用 assign。即如果不指定为 reg 类型，那么就默认为 1

位 wire 类型，故无需指定 1 位 wire 类型的变量。当然专门指定出 wire 类型，可能是多位或

为使程序易读。wire 只能被 assign 连续赋值，reg 只能在 inial 和 always 中赋值。

输入端口可以由 wire/reg 驱动，但输入端口只能是 wire；输出端口可以使 wire/reg 类型，

输出端口只能驱动 wire；若输出端口在过程块中赋值则为 reg 型，若在过程块外赋值则为

net 型。用关键词 inout 声明一个双向端口, inout 端口不能声明为 reg 类型，只能是 wire 类

型。

默认信号是 wire 类型，reg 类型要申明。这里所说的默认是指输出信号申明成 output 时

为 wire。如果是模块内部信号，必须申明成 wire 或者 reg.

对于 always 语句而言，赋值要申明成 reg。连续赋值 assign 的时候要用 wire。

if 语句只能用于过程块中，所谓过程块语句是指由 inial 和 always 语句引导的执行语句

集合。除了这两块语句引导的 begin end 块中可以编译条件语句外，模块的其他地方都不能

编写。 input 不能被定义为寄存器型，因此也不能在 always 中作为赋值的左端，而 output

都可以。

inout 不能定义为 reg 型，因此只能用 assign 赋值。因此如果有条件，仅仅应该可以用

调价赋值语句来使用。

在调用模块进行仿真时，输入信号要为 reg 类型，输出信号要为 wire

本内容试读结束，登录后可阅读更多

下载后可阅读完整内容，剩余0页未读，立即下载

gaoyuantuoye

粉丝: 1
资源: 7

会员权益专享

图片转文字

全年可省5，000元立即开通

最新资源

资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！点击此处反馈