Verilog模块概念和实例化

模块（module）是verilog最基本的概念，是v设计中的基本单元，每个v设计的系统中都由若干module组成。在做模块划分时，通常会出现这种情形：某个大的模块中包含了一个或多个功能子模块。verilog是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接的。