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`timescale 1ns/1ps
module mydds(
DATA, //频率控制字
WE_F,//频率控制字写使能
CLKP, //时钟
CE, //DDS 使能
ACLR,//复位
SINE,//正炫信号输出
COSINE//余炫信号输出
);
input [31 : 0] DATA;
input WE_F;
input CLKP;
input CE;
input ACLR;
output [15 : 0] SINE;
output [15 : 0] COSINE;
parameter DATA_DEF=32'H51EB851;
//ADD_A
reg [31:0] ADD_A;
reg [31:0] ADD_B;
wire [31:0] DATA;
always @(posedge CLKP or posedge ACLR)
if(ACLR)
ADD_A<=DATA_DEF;
else if(WE_F)
ADD_A<=DATA;
//ADD_B
always @(posedge CLKP or posedge ACLR) //OLD CLKN
if(ACLR)
ADD_B<=0;
else if(CE)
ADD_B<=ADD_B+ADD_A;
//COS
wire [10:0] ROM_A;
liguojun1103
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