高速CMOS运算放大器：折叠式共源共栅结构的创新设计与优势

高速CMOS全差分运算放大器的设计在现代电子系统中扮演着关键角色，特别是在数模转换器（DAC）和模数转换器（ADC）的广泛应用中。这两个组件的性能指标——速度和带宽，对于信号处理的效率至关重要。速度主要由单位增益带宽和单极点特性决定，而带宽则与运放的直流增益紧密相连。在实际应用中，设计者必须在这些指标间找到平衡，因为它们通常是相互制约的。 运放的选择和结构设计是至关重要的。本文设计的目标是在较低的供电电压下实现高转换速率和快速建立时间，同时还要兼顾增益、频率响应、共模抑制比（CMRR）和电源抑制比（PSRR）等关键性能。常用的运放结构包括： 1. 两级式（TwoStage）结构：这种结构的优点在于第一级能够提供高的直流增益，而第二级负责输出幅度的提升。然而，由于第二级电流较大，导致功率消耗显著增加，且多出一个非主极点，这会降低速度和带宽，需要额外的频率补偿措施，增加了设计复杂性。 2. 套简式共源共栅（TelecopicCascode）结构：它具有较低的功耗，但结构简单，只有两条支路。然而，由于需要多级管子的叠加，输出摆幅有限，低电压工作时可能性能受限，且输入输出端不能直接短路。 3. 折叠式共源共栅（FoldCascode）结构：这是本文所选择的设计，因为它综合了前两种结构的优势。折叠式共源共栅有四个支路，虽然增益不如两级结构高，但优于套简式结构。它在功耗和频率特性上表现出色，输出摆幅大，允许输入输出直接短路，且输入共模电平更容易控制，接近电源电压，适合在低电压下稳定工作。 因此，折叠式共源共栅结构在兼顾速度、带宽和功耗的同时，还提供了良好的共模抑制和电源抑制，从而在高速运算放大器的设计中占据了优势地位。通过精心设计和优化，这种结构能够在满足高性能要求的同时，简化电路设计，降低成本，是现代高性能模拟集成电路的理想选择。