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基于verilog语言程序的定时器设计
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更新于2023-05-22
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verilog语言程序,用开关或按键进行定时设置,超过60s为无效设定; 倒计时计数状态用2位数码管显示; 计时结束时用1只彩灯作为提示。
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选题 1:定时器
1 实验要求
用开关或按键进行定时设置,超过 60s 为无效设定; 倒计时计数状态用 2 位数
码管显示; 计时结束时用 1 只彩灯作为提示。
2 实验原理
真值表
q Out[0] Out[1] in[5] in[4] in[3] in[2] in[1] in[0] set
0 3 2 0 0 0 0 0 1 1
1 4 8 0 0 0 0 1 1 1
2 5 6 0 0 0 1 1 1 1
3 6 0 0 0 1 1 1 1 1
4 5 0 0 1 0 0 1 1 1
5 1 1 1 1 0 1 0 0 1
6 2 0 0 0 1 0 1 0 1
7 2 2 0 1 1 0 1 0 1
8 2 1 1 0 1 0 1 0 1
9 4 4 0 0 1 1 0 1 1
表达式
Q 表示不同的情况,in【5】-【0】表示六个拨码开关,set 为开始倒计时,
out【1】【0】分别为两个数码管显示数字,六个拨码开关不同的状态可设定初
始的数字,set 为 1 开始倒计时。
3 管脚分配
Weiout 1-
203
Weiout 0-
200
Clk-23 set-95 l1-34 l2-30
l3-12 l4-14 Datein[5]-
103
Datein [4]-
102
Datein [3]-
101
Datein [2]-
99


















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