实验报告
2018 年 4 月 9 日 成绩：
姓名 学号 班级
姓名 学号 班级
专业 计算机科学与技术 课程名称 《计算机组成原理课程设计》
任课老师 指导老师 机位号
实验序号
2
实验名称 寄存器堆设计实验
实验时间
18.4.9
实验地点 实验设备号
一、实验目的和实验要求
1. 学习使用Verilog HDL语言进行时序电路的设计方法
2. 掌握灵活运用Verilog HDL语言进行行为级语言描述的技巧和方法;
3. 学习寄存器堆的数据传送和读写工作原理,掌握寄存器堆的设计方法.
二、实验程序源代码
modulemain(
reset,R_Addr_A,R_Addr_B,W_Addr,W_Data,Write_Reg,ALU_OP,
R_Data_A,R_Data_B,R_Data_F,F,clk,count,ZF,OF,SF,PF,CF
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