基于 Vivado HLS 的 Canny 算法实时加速设计

针 对 Canny 边 缘 检 测 算 法 在 实 时 图 像 处 理 过 程 中 运 算 耗 时 长 、 数 据 运 算 量 大 的 缺 点 ， 研 究 了 利 用 Vivado HLS 实 现 Canny 边 缘 检 测 算 法 的 硬 件 加 速 方 法 。 该 方 法 由 FPGA 的 逻 辑 资 源 生 成 算 法 对 应 的 RTL 级 硬 件 电 路 ， 实 现算 法 硬 件 加 速 。 实 验 结 果 表 明 ， 该 方 法 能 快 速 实 时 检 测 图 像 边 缘 ， 有 效 降 低 FPGA 设 计 图 像 算 法 的 难 度 ， 可 以 应 用 到实 时 视 频 图 像 处 理 中 。