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组合-时序逻辑电路Verilog-Testbench代码_带仿真代码和波形_

Verilog，Testbench

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组合-时序逻辑电路Verilog-Testbench代码_带仿真代码和波形_

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1 组合逻辑电路--基本门电路

1.1 基本门电路

1.1.1 结构化描述方式

代码如下

View Code

1 module logics

2 (

3 input iA,

4 input iB,

5 output oAnd,

6 output oOr,

7 output oNot

8 );

10 and and_inst(oAnd,iA,iB);

11 or or_inst(oOr,iA,iB);

12 not not_inst(oNot,iA);

14 endmodule

最底层的是门级原语 and or not

RTL 级视图

testbench 如下

View Code

1 `timescale 1 ns/ 1 ns

2 module logics_tb();

4 reg ia;

5 reg ib;

7 wire oAnd;

8 wire oOr;

9 wire oNot;

11 initial

12 begin

13 ia=0;

14 #40 ia=1;

15 #40 ia=0;

16 #40 ia=1;

17 #40 ia=0;

18 end

20 initial

21 begin

22 ib=0;

23 #40 ib=0;

24 #40 ib=1;

25 #40 ib=1;

26 #40 ib=0;

27 end

29 logics logics_inst

30 (

31 .iA(ia),

32 .iB(ib),

33 .oAnd(oAnd),

34 .oOr(oOr),

35 .oNot(oNot)

36 );

38 endmodule

RTL 级仿真图形如下

GATE 级仿真图如下

可见 RTL 级仿真是理想的，GATE 级仿真考虑了延迟和信号开始的不确定。

1.1.2 采用流描述方法

代码如下

View Code

1 module logics

2 (

3 input iA,

4 input iB,

5 output oAnd,

6 output oOr,

7 output oNot

8 );

10 assign oAnd=iA&iB;

11 assign oOr=iA|iB;

12 assign oNot=~iA;

14 endmodule

RTL 级视图，仿真图形同上。

1.1.3 采用行为描述方式

代码如下

View Code

1 module logics

2 (

3 input iA,

4 input iB,

5 output reg oAnd,

6 output reg oOr,

7 output reg oNot

8 );

10 always @(*)

11 begin

12 oAnd=iA&iB;

13 oOr=iA|iB;

14 oNot=~iA;

15 end

17 endmodule

always@()括号内的敏感信号填*，则综合器自动加上敏感信号。

由于 always 语句中左边信号都要是寄存器型，故输出信号定义为寄存器型。描述组合逻辑时，

always 中使用阻塞赋值方式。

RTL 级视图及仿真图形同上。

2 组合逻辑电路--多路选择器与多路分解器

1.2 多路选择器

1.2.1 不带优先级的多路选择器

四路选择器如下

代码如下

View Code

1 module multiplexer

2 (

3 input iA,

4 input iB,

5 input iC,

6 input iD,

7 input [1:0] iSel,

8 output reg oQ

9 );

11 always @(*)

12 begin

13 case(iSel)

14 2'b00 : oQ=iA;

15 2'b01 : oQ=iB;

16 2'b10 : oQ=iC;

17 2'b11 : oQ=iD;

18 endcase

19 end

21 endmodule

case 语句如果没有全部包含所有的情况，则一般要用 default 语句将信号默认赋值为 0，否则

会出现锁存器，使得仿真结果不一致。

RTL 级视图如下：

testbench 如下

View Code

1 `timescale 1 ns/ 1 ns

2 module logics_tb();

4 reg ia;

5 reg ib;

7 wire oAnd;

8 wire oOr;

9 wire oNot;

11 initial

12 begin

13 ia=0;

14 #40 ia=1;

15 #40 ia=0;

16 #40 ia=1;

17 #40 ia=0;

18 end

20 initial

21 begin

22 ib=0;

23 #40 ib=0;

24 #40 ib=1;

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