使用verilog编写由三个D触发器组成的移位寄存器以及相应的testbench

以下是使用 Verilog 编写的由三个 D 触发器组成的移位寄存器以及相应的 testbench 的代码：

module shift_register(
  input clk,
  input rst,
  input d,
  output reg q2,
  output reg q1,
  output reg q0
);

  always @(posedge clk) begin
    if (rst) begin
      q2 <= 1'b0;
      q1 <= 1'b0;
      q0 <= 1'b0;
    end else begin
      q2 <= q1;
      q1 <= q0;
      q0 <= d;
    end
  end

endmodule

module shift_register_tb;

  reg clk;
  reg rst;
  reg d;
  wire q2;
  wire q1;
  wire q0;

  shift_register uut(
    .clk(clk),
    .rst(rst),
    .d(d),
    .q2(q2),
    .q1(q1),
    .q0(q0)
  );

  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end

  initial begin
    rst = 1;
    d = 1;
    #10 rst = 0;
    #10 d = 0;
    #10 d = 1;
    #10 d = 0;
    #10 d = 1;
    #10 $stop;
  end

  always @(posedge clk) begin
    $display("q2=%d, q1=%d, q0=%d", q2, q1, q0);
  end

endmodule

在这个例子中，我们首先定义了一个名为 `shift_register` 的模块，它包含了三个输入信号 `clk`、 `rst` 和 `d`，以及三个输出信号 `q2`、 `q1` 和 `q0`。这个模块使用了 `always` 块来定义了一个时序逻辑，在每个时钟上升沿时更新输出信号。

接着，我们定义了一个名为 `shift_register_tb` 的 testbench 模块，它包含了一个时钟信号 `clk`、一个复位信号 `rst`、一个输入信号 `d` 和三个输出信号 `q2`、 `q1` 和 `q0`。在这个 testbench 中，我们实例化了上面定义的 `shift_register` 模块，并使用了一个时钟生成器以及一些测试信号来测试移位寄存器的功能。

最后，我们使用 `always` 块来定义了一个时序逻辑，在每个时钟上升沿时输出当前的 `q2`、 `q1` 和 `q0` 的值。这样我们就可以在仿真波形中观察到移位寄存器的工作情况。