Lab3-王轩-Cache实验：独立测试与CPU集成

"王轩的Lab3-Cache实验指导主要涵盖了Cache的实现与独立测试，以及CPU与Cache结合后的性能测试。实验分为两阶段，旨在帮助学生深入理解Cache的工作原理及其在不同场景下的性能表现。" 在第一阶段，实验重点是Cache的实现与独立测试。这一部分要求学生能够独立构建和测试Cache，以确保其正确性。实验提供了《Lab3-王轩-cache编写指导.docx》文档作为参考，详细讲解了Cache的编写步骤和测试方法。独立测试意味着Cache的运作不依赖于CPU，可以单独验证其功能。 第二阶段涉及将Cache与CPU整合，并通过运行特定的benchmark来评估性能。在这个阶段，实验者需要使用提供的完整CPU代码，包含流水线中处理Cache miss时的暂停（stall）机制。提供了两个benchmark：快速排序和伪·矩阵乘法，这两个基准测试用例可以帮助学生分析Cache在不同类型任务中的效率。 为了进行CPU+Cache的联合测试，首先需要在Vivado环境中建立工程，导入CPU和Cache的源代码。CPU+Cache工程的文件结构应按照图1所示进行组织，其中`cpu_tb.v`作为仿真顶层文件。然而，仅设置工程还不够，还需要将待执行的程序指令和数据加载到指令RAM和数据RAM中。 生成快速排序所需的指令和数据是通过Python脚本完成的。使用`asm2verilog.py`将汇编代码`QuickSort.S`转换为Verilog形式的指令存储器文件`InstructionRAM.sv`，然后替换工程中的相应文件。对于数据部分，运行`generate_mem_for_quicksort.py`生成256个随机数，保存到`mem.sv`文件，同样替换工程中的内存文件。 最后，启动Vivado工程的仿真。在仿真过程中，观察波形，可以分析Cache的行为和性能。通过这种方式，实验者可以观察Cache在快速排序算法执行过程中的命中率、缺失率等关键指标，进一步理解Cache如何影响系统性能。 这个实验旨在通过实践让学习者掌握Cache设计的基本概念，了解其工作原理，以及如何通过调整Cache参数来优化CPU性能。通过独立测试和CPU联合测试，学生能够获得对Cache系统深入的理解，并具备分析和优化Cache性能的能力。