"VHDL上机手册提供了基于Xilinx ISE和ModelSim的数字逻辑设计与仿真的步骤指南。手册涵盖了从启动软件、配置ModelSim到完成不同阶段的仿真流程,包括创建新工程、编写VHDL源文件、使用计数器模板、设置仿真波形、以及各种级别的仿真操作,如行为仿真、映射后仿真和布局布线后仿真。"
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是一种用于描述数字系统的硬件描述语言,广泛应用于 FPGA(Field-Programmable Gate Array)和 ASIC(Application-Specific Integrated Circuit)的设计。Xilinx ISE 是Xilinx公司提供的集成开发环境,用于实现VHDL设计的编译、综合、仿真和配置。
1. **Xilinx ISE软件的运行及ModelSim配置**
在启动Xilinx ISE后,需要配置ModelSim作为仿真工具。在“Edit->Preferences…”中选择“PartnerTools”,找到ModelSim的可执行文件ModelSim.exe并添加路径。对于不同版本的ISE,配置方法可能有所差异。配置完成后,需要退出并重新启动ISE以使设置生效。
2. **创建新工程**
创建新工程是VHDL设计的第一步。在ISE中,通过“File->New Project…”启动新项目创建流程。与旧版本相比,ISE6.1的工程创建界面可能有所不同,不再直接提供器件选择等选项,而是需要后续步骤中逐步配置。
3. **VHDL源文件框架**
设计完成后,需要将VHDL代码保存为.src文件,通常包括实体(Entity)和结构体(Architecture)两部分,描述硬件模块的功能和结构。
4. **计数器模板向导**
Xilinx ISE提供计数器等常见设计的模板向导,方便快速生成基础设计,例如可以利用此功能生成一个简单的计数器设计。
5. **仿真**
仿真是验证设计功能的关键步骤。在VHDL设计中,通常需要创建Testbench文件来模拟输入信号,并通过ModelSim进行仿真。
6. **创建Testbench波形源文件**
Testbench是独立于被测试设计的VHDL代码,用于模拟输入信号和预期的输出,以验证设计的正确性。
7. **设置输入仿真波形**
在Testbench中定义输入信号的时序和值,以便在仿真过程中驱动设计。
8. **ModelSim仿真简介**
ModelSim是常用的VHDL/Verilog仿真工具,支持行为级和门级仿真,可以在ISE中直接调用进行设计验证。
9. **行为仿真(Simulate Behavioral Model)**
行为仿真关注设计的逻辑行为,不考虑实际物理实现细节,主要用于早期验证设计功能。
10. **转换后仿真(Simulate Post-Translate VHDL Model)**
转换后仿真是在逻辑综合之后,将VHDL代码转换为网表模型进行的仿真,此时设计已经接近实际硬件实现。
11. **映射后仿真(Simulate Post-Map VHDL Model)**
映射后仿真是在逻辑优化和映射到特定FPGA逻辑单元后的仿真,进一步验证设计在目标器件上的表现。
12. **布局布线后的仿真(Simulate Post-Place&Route VHDL Model)**
布局布线后仿真发生在设计被实际布局在FPGA芯片上并布线之后,是最接近实际工作状态的仿真,能提供更准确的性能预测。
通过以上步骤,VHDL设计者可以全面地验证其设计,确保在硬件实现前达到预期的功能和性能。VHDL上机手册详细指导了这些过程,对初学者和有经验的工程师都极具参考价值。