TI DRA77P：信息娱乐应用处理器的全面介绍

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TI-DRA77P是一款高度集成的信息娱乐处理器，专为满足现代多媒体应用的需求而设计。该产品文档主要介绍了产品的关键特性和技术细节，以帮助用户快速了解其在实际设计中的潜力和优势。首先，DRA77P和DRA76P芯片集成了安全引导特性，提高了系统的安全性，适合对数据保护有严格要求的应用场景。其架构专为信息娱乐领域打造，包括视频、图像和图形处理功能，支持全高清视频播放（1920x1080p，60fps），并具备多个视频输入和输出接口，满足多路视频信号处理需求。处理器部分采用的是DualArm Cortex-A15微处理器子系统，提供了强大的计算能力。同时，内置了多达两个C66x浮点VLIW DSP，确保了高性能的算术运算性能，如每周期最多32次16x16位定点乘法，与C67x和C64x+平台兼容。存储解决方案包括片上L3 RAM高达2.5MB，以及3级和4级互连结构，支持双DDR2/DDR3/DDR3L存储器接口，最高可达DDR2-800和DDR3-1333速度，每个EMIF模块支持高达2GB的内存容量。此外，还配备了一个双核ARM Cortex-M4 IPU，用于图像处理，配备了多达2个嵌入式视觉引擎(EVE)和成像子系统(ISS)，包括ISP、WDR和镜头失真校正功能。图形处理能力强大，搭载了 Vivante GC320 2D图形加速器和双核PowerVR SGX544 3D GPU，可以实现流畅的2D和3D图形渲染。视频处理方面，有视频处理引擎(VPE)和HDMI编码器，支持HDMI 1.4a和DVI 1.0标准。该设备还设有2个视频输入端口(VIP)模块，支持多路复用输入，方便连接多种视频源。通用存储器控制器(GPMC)确保了与其他设备的高效数据交换，而增强型直接存储器存取功能进一步提升了数据访问性能。TI-DRA77P是一款综合了多媒体处理、图形加速、安全特性和高速存储的高性能处理器，适用于需要处理高清晰度视频、图形渲染和图像处理的复杂应用环境。

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ADVANCEINFORMATION

DRA77P, DRA76P

ZHCSJ47E –MARCH 2017 –REVISED DECEMBER 2018

www.ti.com.cn

表表 4-1. Pin Attributes

(1)

(continued)

BALL NUMBER [1] BALL NAME [2] SIGNAL NAME [3] 76x [4]

MUXMODE

[5]

TYPE [6]

BALL

RESET

STATE [7]

BALL

RESET

REL.

STATE [8]

BALL

RESET

REL.

MUXMODE

[9]

I/O

VOLTAGE

VALUE [10]

POWER

[11]

HYS [12]

BUFFER

TYPE [13]

PULL

UP/DOWN

TYPE [14]

DSIS [15]

AC14 csi2_1_dy0 csi2_1_dy0 0 I 1.8 vdda_csi Yes LVCMOS

CSI2

PU/PD

AD14 csi2_1_dy1 csi2_1_dy1 0 I 1.8 vdda_csi Yes LVCMOS

CSI2

PU/PD

AC17 csi2_1_dy2 csi2_1_dy2 0 I 1.8 vdda_csi Yes LVCMOS

CSI2

PU/PD

D19 dcan1_rx dcan1_rx

mcan_rx

0 IO PU PU 15 1.8/3.3 vddshv3 Yes Dual

Voltage

LVCMOS

PU/PD

uart8_txd 2 O

mmc2_sdwp 3 I 0

sata1_led 4 O

hdmi1_cec 6 IO

gpio1_15 14 IO

Driver off 15 I

E19 dcan1_tx dcan1_tx

mcan_tx

0 IO PU PU 15 1.8/3.3 vddshv3 Yes Dual

Voltage

LVCMOS

PU/PD

uart8_rxd 2 I 1

mmc2_sdcd 3 I 1

hdmi1_hpd 6 I

gpio1_14 14 IO

Driver off 15 I

AG19 ddr1_casn ddr1_casn 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AG24 ddr1_ck ddr1_ck 0 O PD drive clk

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AH23 ddr1_cke ddr1_cke 0 O PD drive 0

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

T27 ddr1_dqm_ecc ddr1_dqm_ecc No 0 O PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

U28 ddr1_dqsn_ecc ddr1_dqsn_ecc No 0 IO PU PU 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

U27 ddr1_dqs_ecc ddr1_dqs_ecc No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

AH24 ddr1_nck ddr1_nck 0 O PD drive clk

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AH20 ddr1_rasn ddr1_rasn 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF23 ddr1_rst ddr1_rst 0 O PD drive 0

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AG22 ddr1_wen ddr1_wen 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

T25 ddr2_casn ddr2_casn 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

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BALL NUMBER [1] BALL NAME [2] SIGNAL NAME [3] 76x [4]

MUXMODE

[5]

TYPE [6]

BALL

RESET

STATE [7]

BALL

RESET

REL.

STATE [8]

BALL

RESET

REL.

MUXMODE

[9]

I/O

VOLTAGE

VALUE [10]

POWER

[11]

HYS [12]

BUFFER

TYPE [13]

PULL

UP/DOWN

TYPE [14]

DSIS [15]

R28 ddr2_ck ddr2_ck 0 O PD drive clk

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

R25 ddr2_cke ddr2_cke 0 O PD drive 0

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

R27 ddr2_nck ddr2_nck 0 O PD drive clk

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

R26 ddr2_rasn ddr2_rasn 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

N25 ddr2_rst ddr2_rst 0 O PD drive 0

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

T24 ddr2_wen ddr2_wen 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

AE22 ddr1_a0 ddr1_a0 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD20 ddr1_a1 ddr1_a1 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE21 ddr1_a2 ddr1_a2 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD22 ddr1_a3 ddr1_a3 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE23 ddr1_a4 ddr1_a4 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AH22 ddr1_a5 ddr1_a5 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD24 ddr1_a6 ddr1_a6 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AC22 ddr1_a7 ddr1_a7 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AG23 ddr1_a8 ddr1_a8 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF24 ddr1_a9 ddr1_a9 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD21 ddr1_a10 ddr1_a10 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE24 ddr1_a11 ddr1_a11 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AG21 ddr1_a12 ddr1_a12 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF21 ddr1_a13 ddr1_a13 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AC23 ddr1_a14 ddr1_a14 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AG20 ddr1_a15 ddr1_a15 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE20 ddr1_ba0 ddr1_ba0 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

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表表 4-1. Pin Attributes

(1)

(continued)

BALL NUMBER [1] BALL NAME [2] SIGNAL NAME [3] 76x [4]

MUXMODE

[5]

TYPE [6]

BALL

RESET

STATE [7]

BALL

RESET

REL.

STATE [8]

BALL

RESET

REL.

MUXMODE

[9]

I/O

VOLTAGE

VALUE [10]

POWER

[11]

HYS [12]

BUFFER

TYPE [13]

PULL

UP/DOWN

TYPE [14]

DSIS [15]

AC21 ddr1_ba1 ddr1_ba1 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AH21 ddr1_ba2 ddr1_ba2 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD23 ddr1_csn0 ddr1_csn0 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE26 ddr1_d0 ddr1_d0 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE27 ddr1_d1 ddr1_d1 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF28 ddr1_d2 ddr1_d2 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AH26 ddr1_d3 ddr1_d3 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF25 ddr1_d4 ddr1_d4 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AG27 ddr1_d5 ddr1_d5 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF27 ddr1_d6 ddr1_d6 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF26 ddr1_d7 ddr1_d7 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AB24 ddr1_d8 ddr1_d8 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD27 ddr1_d9 ddr1_d9 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE28 ddr1_d10 ddr1_d10 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD28 ddr1_d11 ddr1_d11 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD26 ddr1_d12 ddr1_d12 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AE25 ddr1_d13 ddr1_d13 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AD25 ddr1_d14 ddr1_d14 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AC26 ddr1_d15 ddr1_d15 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AA25 ddr1_d16 ddr1_d16 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AB25 ddr1_d17 ddr1_d17 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AA26 ddr1_d18 ddr1_d18 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AA28 ddr1_d19 ddr1_d19 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

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BALL NUMBER [1] BALL NAME [2] SIGNAL NAME [3] 76x [4]

MUXMODE

[5]

TYPE [6]

BALL

RESET

STATE [7]

BALL

RESET

REL.

STATE [8]

BALL

RESET

REL.

MUXMODE

[9]

I/O

VOLTAGE

VALUE [10]

POWER

[11]

HYS [12]

BUFFER

TYPE [13]

PULL

UP/DOWN

TYPE [14]

DSIS [15]

AA27 ddr1_d20 ddr1_d20 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AA24 ddr1_d21 ddr1_d21 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AC25 ddr1_d22 ddr1_d22 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

Y26 ddr1_d23 ddr1_d23 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

W26 ddr1_d24 ddr1_d24 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AB23 ddr1_d25 ddr1_d25 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

V24 ddr1_d26 ddr1_d26 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

Y24 ddr1_d27 ddr1_d27 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

W25 ddr1_d28 ddr1_d28 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

Y25 ddr1_d29 ddr1_d29 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

W24 ddr1_d30 ddr1_d30 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

Y28 ddr1_d31 ddr1_d31 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AG26 ddr1_dqm0 ddr1_dqm0 0 O PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AC24 ddr1_dqm1 ddr1_dqm1 0 O PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AB26 ddr1_dqm2 ddr1_dqm2 0 O PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

Y27 ddr1_dqm3 ddr1_dqm3 0 O PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AH25 ddr1_dqs0 ddr1_dqs0 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

AC27 ddr1_dqs1 ddr1_dqs1 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

AB27 ddr1_dqs2 ddr1_dqs2 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

W28 ddr1_dqs3 ddr1_dqs3 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

AG25 ddr1_dqsn0 ddr1_dqsn0 0 IO PU PU 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

AC28 ddr1_dqsn1 ddr1_dqsn1 0 IO PU PU 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

AB28 ddr1_dqsn2 ddr1_dqsn2 0 IO PU PU 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

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表表 4-1. Pin Attributes

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(continued)

BALL NUMBER [1] BALL NAME [2] SIGNAL NAME [3] 76x [4]

MUXMODE

[5]

TYPE [6]

BALL

RESET

STATE [7]

BALL

RESET

REL.

STATE [8]

BALL

RESET

REL.

MUXMODE

[9]

I/O

VOLTAGE

VALUE [10]

POWER

[11]

HYS [12]

BUFFER

TYPE [13]

PULL

UP/DOWN

TYPE [14]

DSIS [15]

W27 ddr1_dqsn3 ddr1_dqsn3 0 IO PU PU 1.35/1.5/1.8 vdds_ddr1 LVCMOS

DDR

Pux/PDy

U25 ddr1_ecc_d0 ddr1_ecc_d0 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

U26 ddr1_ecc_d1 ddr1_ecc_d1 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

V25 ddr1_ecc_d2 ddr1_ecc_d2 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

V26 ddr1_ecc_d3 ddr1_ecc_d3 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

V27 ddr1_ecc_d4 ddr1_ecc_d4 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

T28 ddr1_ecc_d5 ddr1_ecc_d5 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

T26 ddr1_ecc_d6 ddr1_ecc_d6 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

V28 ddr1_ecc_d7 ddr1_ecc_d7 No 0 IO PD PD 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AF22 ddr1_odt0 ddr1_odt0 0 O PD drive 0

(OFF)

1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

Pux/PDy

AB22 ddr1_vref0 ddr1_vref0 0 PWR OFF OFF 1.35/1.5/1.8 vdds_ddr1 No LVCMOS

DDR

P25 ddr2_a0 ddr2_a0 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

P26 ddr2_a1 ddr2_a1 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

P28 ddr2_a2 ddr2_a2 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

P27 ddr2_a3 ddr2_a3 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

P24 ddr2_a4 ddr2_a4 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

P23 ddr2_a5 ddr2_a5 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

N26 ddr2_a6 ddr2_a6 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

M25 ddr2_a7 ddr2_a7 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

N28 ddr2_a8 ddr2_a8 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

M27 ddr2_a9 ddr2_a9 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

L25 ddr2_a10 ddr2_a10 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

Pux/PDy

N27 ddr2_a11 ddr2_a11 0 O PD drive 1

(OFF)

1.35/1.5/1.8 vdds_ddr2 No LVCMOS

DDR

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TI DRA77P：信息娱乐应用处理器的全面介绍

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在 74181 组成的运算器通路中，输入锁存器 DRA、DRB 的作用是什么？运算结果 输出端连接的 244 缓冲器的作用是什么？假设去掉其中一个输入锁存器，使得 74181 的输入

．设A是集合，RSAxA。证明：则R是反对称的当且仅当 RnR-ISIA。

2000-2021年 河北统计年鉴数据整理

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