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资源详情

资源推荐

Contents RM0432

16/2068 RM0432 Rev 5

19.3.1 OCTOSPI indirect mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

19.3.2 OCTOSPI status flag polling mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

19.3.3 OCTOSPI memory-mapped mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

19.4 OCTOSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

19.4.1 OCTOSPI system configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

19.4.2 OCTOSPI device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

19.4.3 OCTOSPI regular-command mode configuration . . . . . . . . . . . . . . . . 538

19.4.4 OCTOSPI HyperBus™ mode configuration . . . . . . . . . . . . . . . . . . . . . 540

19.4.5 OCTOSPI error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

19.4.6 OCTOSPI busy bit and abort functionality . . . . . . . . . . . . . . . . . . . . . . 541

19.4.7 OCTOSPI reconfiguration or deactivation . . . . . . . . . . . . . . . . . . . . . . 542

19.4.8 nCS behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542

19.5 OCTOSPI Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

19.6 OCTOSPI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545

19.6.1 OCTOSPI control register (OCTOSPI_CR) . . . . . . . . . . . . . . . . . . . . . 545

19.6.2 OCTOSPI device configuration register 1 (OCTOSPI_DCR1) . . . . . . 547

19.6.3 OCTOSPI device configuration register 2 (OCTOSPI_DCR2) . . . . . . 549

19.6.4 OCTOSPI device configuration register 3 (OCTOSPI_DCR3) . . . . . . 549

19.6.5 OCTOSPI status register (OCTOSPI_SR) . . . . . . . . . . . . . . . . . . . . . . 550

19.6.6 OCTOSPI flag clear register (OCTOSPI_FCR) . . . . . . . . . . . . . . . . . . 551

19.6.7 OCTOSPI data length register (OCTOSPI_DLR) . . . . . . . . . . . . . . . . 552

19.6.8 OCTOSPI address register (OCTOSPI_AR) . . . . . . . . . . . . . . . . . . . . 552

19.6.9 OCTOSPI data register (OCTOSPI_DR) . . . . . . . . . . . . . . . . . . . . . . . 553

19.6.10 OCTOSPI polling status mask register (OCTOSPI _PSMKR) . . . . . . . 553

19.6.11 OCTOSPI polling status match register (OCTOSPI _PSMAR) . . . . . . 554

19.6.12 OCTOSPI polling interval register (OCTOSPI _PIR) . . . . . . . . . . . . . . 554

19.6.13 OCTOSPI communication configuration register (OCTOSPI_CCR) . . 554

19.6.14 OCTOSPI timing configuration register (OCTOSPI_TCR) . . . . . . . . . . 557

19.6.15 OCTOSPI instruction register (OCTOSPI_IR) . . . . . . . . . . . . . . . . . . . 558

19.6.16 OCTOSPI alternate bytes register (OCTOSPI_ABR) . . . . . . . . . . . . . 558

19.6.17 OCTOSPI low-power timeout register (OCTOSPI_LPTR) . . . . . . . . . . 559

19.6.18 OCTOSPI write communication configuration register

(OCTOSPI_WCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

19.6.19 OCTOSPI write timing configuration register (OCTOSPI_WTCR) . . . . 562

19.6.20 OCTOSPI write instruction register (OCTOSPI_WIR) . . . . . . . . . . . . . 562

19.6.21 OCTOSPI write alternate bytes register (OCTOSPI_WABR) . . . . . . . 563

RM0432 Rev 5 17/2068

RM0432 Contents

19.6.22 OCTOSPI HyperBus™ latency configuration register

(OCTOSPI_HLCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563

19.6.23 OCTOSPI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

20 OctoSPI IO Manager (OCTOSPIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

20.2 OctoSPI IO Manager main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

20.3 OctoSPI IO Manager functional description . . . . . . . . . . . . . . . . . . . . . . 567

20.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

20.3.2 OctoSPI IO Manager Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568

20.4 OctoSPI IO Manager registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.4.1 OctoSPI IO Manager Port n configuration register

(OCTOSPIM_PnCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.4.2 OctoSPI IO Manager register map . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

21 Analog-to-digital converters (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

21.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573

21.3 ADC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

21.4 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

21.4.1 ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

21.4.2 ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577

21.4.3 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

21.4.4 ADC1 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580

21.4.5 Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581

21.4.6 ADC Deep-power-down mode (DEEPPWD) and ADC voltage regulator

(ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581

21.4.7 Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 582

21.4.8 Calibration (ADCAL, ADCALDIF, ADCx_CALFACT) . . . . . . . . . . . . . . 582

21.4.9 ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 585

21.4.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 586

21.4.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 587

21.4.12 Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . 588

21.4.13 Single conversion mode (CONT=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 589

21.4.14 Continuous conversion mode (CONT=1) . . . . . . . . . . . . . . . . . . . . . . . 589

21.4.15 Starting conversions (ADSTART, JADSTART) . . . . . . . . . . . . . . . . . . . 590

21.4.16 ADC timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

Contents RM0432

18/2068 RM0432 Rev 5

21.4.17 Stopping an ongoing conversion (ADSTP, JADSTP) . . . . . . . . . . . . . . 592

21.4.18 Conversion on external trigger and trigger polarity (EXTSEL, EXTEN,

JEXTSEL, JEXTEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594

21.4.19 Injected channel management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596

21.4.20 Discontinuous mode (DISCEN, DISCNUM, JDISCEN) . . . . . . . . . . . . 597

21.4.21 Queue of context for injected conversions . . . . . . . . . . . . . . . . . . . . . . 598

21.4.22 Programmable resolution (RES) - fast conversion mode . . . . . . . . . . 606

21.4.23 End of conversion, end of sampling phase (EOC, JEOC, EOSMP) . . 607

21.4.24 End of conversion sequence (EOS, JEOS) . . . . . . . . . . . . . . . . . . . . . 607

21.4.25 Timing diagrams example (single/continuous modes,

hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

21.4.26 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610

21.4.27 Managing conversions using the DFSDM . . . . . . . . . . . . . . . . . . . . . . 615

21.4.28 Dynamic low-power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616

21.4.29 Analog window watchdog (AWD1EN, JAWD1EN, AWD1SGL,

AWD1CH, AWD2CH, AWD3CH, AWD_HTx, AWD_LTx, AWDx) . . . . . 621

21.4.30 Oversampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625

21.4.31 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 630

21.4.32 VBAT supply monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631

21.4.33 Monitoring the internal voltage reference . . . . . . . . . . . . . . . . . . . . . . 632

21.5 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

21.6 ADC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635

21.6.1 ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 635

21.6.2 ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 637

21.6.3 ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639

21.6.4 ADC configuration register (ADC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 642

21.6.5 ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 646

21.6.6 ADC sample time register 1 (ADC_SMPR1) . . . . . . . . . . . . . . . . . . . . 648

21.6.7 ADC sample time register 2 (ADC_SMPR2) . . . . . . . . . . . . . . . . . . . . 649

21.6.8 ADC watchdog threshold register 1 (ADC_TR1) . . . . . . . . . . . . . . . . . 649

21.6.9 ADC watchdog threshold register 2 (ADC_TR2) . . . . . . . . . . . . . . . . . 650

21.6.10 ADC watchdog threshold register 3 (ADC_TR3) . . . . . . . . . . . . . . . . . 651

21.6.11 ADC regular sequence register 1 (ADC_SQR1) . . . . . . . . . . . . . . . . . 652

21.6.12 ADC regular sequence register 2 (ADC_SQR2) . . . . . . . . . . . . . . . . . 653

21.6.13 ADC regular sequence register 3 (ADC_SQR3) . . . . . . . . . . . . . . . . . 654

21.6.14 ADC regular sequence register 4 (ADC_SQR4) . . . . . . . . . . . . . . . . . 655

21.6.15 ADC regular data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . 655

21.6.16 ADC injected sequence register (ADC_JSQR) . . . . . . . . . . . . . . . . . . 656

RM0432 Rev 5 19/2068

RM0432 Contents

21.6.17 ADC offset y register (ADC_OFRy) . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

21.6.18 ADC injected channel y data register (ADC_JDRy) . . . . . . . . . . . . . . . 658

21.6.19 ADC Analog Watchdog 2 Configuration Register (ADC_AWD2CR) . . 659

21.6.20 ADC Analog Watchdog 3 Configuration Register (ADC_AWD3CR) . . 659

21.6.21 ADC Differential mode Selection Register (ADC_DIFSEL) . . . . . . . . . 660

21.6.22 ADC Calibration Factors (ADC_CALFACT) . . . . . . . . . . . . . . . . . . . . . 660

21.7 ADC common registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661

21.7.1 ADC common status register (ADC_CSR) . . . . . . . . . . . . . . . . . . . . . 661

21.7.2 ADC common control register (ADC_CCR) . . . . . . . . . . . . . . . . . . . . . 662

21.7.3 ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663

22 Digital-to-analog converter (DAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

22.2 DAC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

22.3 DAC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 668

22.4 DAC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669

22.4.1 DAC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669

22.4.2 DAC channel enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670

22.4.3 DAC data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670

22.4.4 DAC conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

22.4.5 DAC output voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

22.4.6 DAC trigger selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673

22.4.7 DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674

22.4.8 Noise generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674

22.4.9 Triangle-wave generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

22.4.10 DAC channel modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

22.4.11 DAC channel buffer calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679

22.4.12 Dual DAC channel conversion (if available) . . . . . . . . . . . . . . . . . . . . 681

22.5 DAC low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

22.6 DAC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

22.7 DAC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

22.7.1 DAC control register (DAC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

22.7.2 DAC software trigger register (DAC_SWTRGR) . . . . . . . . . . . . . . . . . 689

22.7.3 DAC channel1 12-bit right-aligned data holding register

(DAC_DHR12R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

22.7.4 DAC channel1 12-bit left aligned data holding register

(DAC_DHR12L1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

Contents RM0432

20/2068 RM0432 Rev 5

22.7.5 DAC channel1 8-bit right aligned data holding register

(DAC_DHR8R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

22.7.6 DAC channel2 12-bit right aligned data holding register

(DAC_DHR12R2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

22.7.7 DAC channel2 12-bit left aligned data holding register

(DAC_DHR12L2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692

22.7.8 DAC channel2 8-bit right-aligned data holding register

(DAC_DHR8R2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692

22.7.9 Dual DAC 12-bit right-aligned data holding register

(DAC_DHR12RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

22.7.10 Dual DAC 12-bit left aligned data holding register

(DAC_DHR12LD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

22.7.11 Dual DAC 8-bit right aligned data holding register

(DAC_DHR8RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

22.7.12 DAC channel1 data output register (DAC_DOR1) . . . . . . . . . . . . . . . . 694

22.7.13 DAC channel2 data output register (DAC_DOR2) . . . . . . . . . . . . . . . . 694

22.7.14 DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695

22.7.15 DAC calibration control register (DAC_CCR) . . . . . . . . . . . . . . . . . . . 696

22.7.16 DAC mode control register (DAC_MCR) . . . . . . . . . . . . . . . . . . . . . . . 696

22.7.17 DAC channel 1 sample and hold sample time register (DAC_SHSR1) 698

22.7.18 DAC channel 2 sample and hold sample time register (DAC_SHSR2) 698

22.7.19 DAC sample and hold time register (DAC_SHHR) . . . . . . . . . . . . . . . 698

22.7.20 DAC sample and hold refresh time register (DAC_SHRR) . . . . . . . . . 699

22.7.21 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701

23 Digital camera interface (DCMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

23.1 DCMI introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

23.2 DCMI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

23.3 DCMI clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

23.4 DCMI functional overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

23.4.1 DCMI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704

23.4.2 DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704

23.4.3 DCMI physical interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704

23.4.4 Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707

23.4.5 Capture modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709

23.4.6 Crop feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

23.4.7 JPEG format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711

23.4.8 FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711

23.5 Data format description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712

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