非二进制校准提升SAR ADC中分体DAC线性性能

本文探讨了在SAR（Successive Approximation Register）ADC中采用分体式DAC（Digital-to-Analog Converter）的非二进制数字校准技术。SAR ADC是一种常用的模拟信号数字化转换器，通过逐次逼近的方式来实现高精度的转换。分体式DAC通常在SAR ADC中用于提供高分辨率的模拟输出，但其线性度和比较器偏移误差对整体性能有重要影响。 传统的SAR ADC校准方法可能依赖于额外的模拟电路或者严格的硬件要求，这可能会增加设计复杂性和功耗。该研究提出了一种创新的非二进制数字校准方案，旨在优化线性度的同时，避免了这些额外的硬件需求。这个方案允许MSB（Most Significant Bit）阵列中的每个电容在正常工作时具有更大的设定误差，提高了系统的灵活性。 作者们，来自复旦大学微电子学与固体电子学国家重点实验室的研究团队，详细介绍了他们的设计，包括一个10位、50 MS/s的SAR ADC实现，使用65纳米CMOS工艺，且将校准电路集成其中。实验结果显示，即使在1.2V供电下，这款ADC的峰值信噪比（SNR）达到了惊人的56.2 dB，显示了出色的转换性能。同时，其功耗仅为0.82 mW，非常节能。此外，该ADC的性能指标表现在每转换步骤的功耗效率（FOM）为31.1 fJ/conv-step，占用的活跃面积为0.057 mm²，这表明相比于之前未进行校准的工作，新方案明显提升了性能。 关键词包括：SAR ADC、分体式DAC、冗余电容、数字校准，以及文章所属的类别——研究论文。这项工作不仅提供了一个有效的解决方案来改善SAR ADC的性能，而且为未来的高速、低功耗和高精度ADC设计提供了新的思路和技术参考。这篇文章在提升SAR ADC的精度和效率方面取得了显著的进步，对电子工程师和研究人员具有重要的学术价值。