基于Vedic数学和GDI逻辑的层次乘法器性能评估与比较

工程科学与技术，国际期刊20（2017）321完整文章基于Vedic数学和GDI逻辑的Mohan ShobaMohan，Rangaswamy Nakkekee印度Puducherry 605014 Pondicherry大学工程与技术学院电子工程系阿提奇莱因福奥文章历史记录：2016年4月19日收到2016年6月10日修订2016年6月19日接受2016年6月29日在线发布关键词：乘法器FS-GDI逻辑CslABEC转换器4-2压缩机A B S T R A C T层次乘法器是一种具有吸引力的乘法器，因为它能够在一个时钟周期内进行乘法运算。现有的分层乘法器占用更多的面积，也导致更多的延迟。为此，本文提出了一种利用CslA和BEC（Binary to Excess 1 Converter）来降低分层乘法器计算延迟的方法。BEC的使用消除了传统加法方案中存在的n/4个加法器，其中n表示乘法器输入宽度。由于层次乘法器的面积由其基乘法器决定，基乘法器用所提出的Vedic乘法器实现，它比传统乘法器面积小，工作延迟小。此外，降低功耗的层次乘法器可以确保通过实施所设计的乘法器与全摆幅栅极扩散输入（GDI）逻辑。Cadence SPICE仿真器使用45 nm工艺模型对所提出的乘法器和现有乘法器的性能进行评估。从仿真结果中，性能参数，即，延迟和功耗计算。此外，该面积是从相同技术模型的对应布局测量的。它是检查从结果中，建议的乘法器操作与17%的功率延迟产品比最近报道的层次乘法器。蒙特卡洛模拟进行了解所提出的层次乘法器的鲁棒性。©2016 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍层次乘法器被认为是可行的手段，通过使用细粒度并行实现数量级的速度在计算机密集型应用程序。它们被用于数值和科学计算、图像处理、通信、密码计算等各个领域[1一般设计n位层次乘法器需要4个n/2基乘法器，产生2个n位输出，n表示层次乘法器输入宽度。注意，允许所有基本乘法器并行执行任务。因此，层次乘法器的性能取决于其基本乘法器输出位的累加延迟但这是一个耗时的任务，因为它需要更多的数字*通讯作者。电子邮件地址：shobamalar@gmail.com（M.Shoba），nakkeeranpu@gmail.com（R.Nakketan）。由Karabuk大学负责进行同行审查的加法和被认为是一个瓶颈的层次乘法器的性能。在这项工作中，提出了一种方法来执行这种以下是文件中讨论的贡献：(i) 为了有效地实现基乘法器的面积和延迟，提出了一种基于Vedic电路概念的设计方法(ii) 为了减小乘法器输出位的累加延迟，提出了CslA（CslA）和BEC（Binary to Excess 1 Converter）。(iii) 为了实现小面积的分层乘法器，采用全摆幅门扩散输入（FS-GDI）逻辑实现。本文的其余部分组织如下：层次乘数的概述在第2节中描述。在第三节中，还对所提出的分层乘法器作了说明，并给出了它的构成部分，即基乘法器、CsIA加法器、BEC转换器的实现。第4节给出了仿真结果和讨论，最后，第5节总结了本文。http://dx.doi.org/10.1016/j.jestch.2016.06.0072215-0986/©2016 Karabuk University.出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：www.elsevier.com/locate/jestch322M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321-2. 层级乘数在网络和多媒体应用中，为了在高度不安全和/或噪声信道上实现更可靠的传输，密码和纠错电路需要具有大宽度的乘法器分层原理有助于实现快速的大比特乘法器，但它需要一个大宽度的加法器来执行加法任务，这对性能造成了限制，并增加了所设计乘法器的面积[6在过去的几十年里，人们在算法和实现层面上做了大量的工作来提高分层乘法器的层次乘法器的加法过程中的延迟随着纹波进位加法器的并行执行而减少[8]。然而，这种方法需要两倍的加法器数量，从而导致面积增加另一方面，延迟随着用于加法过程的超前进位加法器的部署而减少，但这增加了互连复杂性[9]。不仅延迟和面积，层次乘法器的功耗也必须降低，因为现有的设计附加更多的零来均衡比特数，以便使它们适合并行计算[10]。这可能会增加寄生活动，从而增加功耗。现有层级乘数中的上述问题可以通过以下方式来解决：(i) 在加法过程的最后阶段，对BEC进行简化以消除n(ii) 使用建议的CslA执行最终加法(iii) 实现所提出的层次乘法器使用FS-GDI逻辑进行本文。3. 方法在本节中，讨论了一种具有最小延迟的n位层次乘法器的有效实现方法以16位乘法器设计为例，说明了其结构此外，提出了一种新的设计的层次乘法器的积木，即基础乘法器的基础上，吠陀可编程。接着，在本节中讨论了CslA、二进制到超13.1. 拟议层次乘数一般而言，层次乘法器的速度由基本乘法器输出位相加的计算延迟确定。可以通过最小化加法的数量来减少这种延迟，而不影响功能。在所提出的n位层次乘法器乘法过程中并入以下方法以减少延迟：步骤1：乘法器的输入和输出表示为X，YZ，分别。步骤2：将n位乘法器输入，即，X和Y，分成相等的两半。 对于输入X，它被分成（Xn/2-1，. . ，X0），（X n，. X n/2），分别指定为X L和X H。对于另一乘法器输入Y也采用相同的过程。步骤3：将两个输入划分后，将它们分成四组，如（XL，YL），（XH，YL），（XL，YH）和（XH，YH）。步骤4：使用四个n/2位基本乘法器，即0、1、2和3，完成乘法。步骤5：乘法器乘积位Z n/4-1，. . ，Z0从0的0到n/2-1个输出比特获得。步骤6：1、2和0（n/2到n）、3（0到n/2 1）的级联的所得位形成进位保存加法器的阵列，其由进位保存加法器处理。第7步：进位保存加法器的和和进位成为n位加法器的CslA的输入。CslA加法器的和输出被指定为Zn+n/2-1，. . ，Zn/2。第8步：BEC从3（n/2到n位）中获取输入及其输出位在Cs1A之前可用，并且它们被传递到多路复用器。步骤9：乘法器输出位Z2 n. Zn+n/2是从多路复用器获得的，基于CslA加法器的进位输出，如果它是1，则BEC输出变为输出，否则为3的乘积位（n/2到n位）。在此基础上，设计了16位（n）级乘法器结构，如图1所示。乘法器的输入是16位宽的X、Y，并产生32位的输出Z。首先，将输入X和Y分成相等的两半，即XH和XL，YH和YL，并将它们乘以8位基数乘法器。 参见图 1，符号a0、a1、a2和a3分别表示（X L和Y L）、（X H和Y L）、（X L和Y H）和（X H和Y H）相乘的基本乘数。一旦这些乘法过程结束，则它们的输出位将按照步骤6形成进位保存阵列，该进位保存阵列又由进位保存加法器处理，从而产生两行16位输出。这些位在16位CslA加法器的帮助下进一步相加以产生Z24，. . ，Z8个乘法器输出位。同时，BEC还计算其输出并作为一个馈送到多路复用器的输入。多路复用器的另一个输入来自3输出（输出位的一半，即，n/2到n-1）。最后，多路复用器选择，或者BEC或 3输出位作为Z24携带.由于在分层乘法器中引入了BEC，因此省去了n由于BEC和CsIA输出的并行计算，乘法器输出位的处理延迟，即，Z24从建筑上看，在图1所示的层次乘法器中，所提出的结构的关键路径仅由一个基本乘法器、一个位加法器、一个CslA加法器和多路复用器组成。此外，在下面的小节中描述了层次乘法器的构建组件的实现细节，即基本乘法器、CsIA加法器和BEC转换器。3.2. 碱增殖剂如前所述，层级乘数的性能取决于其基础乘数。在传统的乘法技术中，乘法器操作中涉及的中间计算根据乘法器输入中存在的位数以指数方式降低速度。对于更多数量的输入位，这成为关键问题。但是这个问题可以通过部分乘积的并行加法来缓解，这是吠陀乘法的继承原则。虽然在布斯乘法中部分积减少是可能的，但是该方法中涉及的编码和解码机制增加了电路复杂度，从而增加了功耗。另一方面，华莱士乘法使用计数器的随机放置来进行有效的部分积累加，从而使设计变得比传统方案复杂。因此，吠陀乘法被认为是执行乘法运算而不增加电路复杂性和功耗的替代方式[11在该乘法过程中，与传统乘法方案相反，在每一步都累积部分乘积。因此，M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321323MUXCiNCSXORMUXMXORXORXOR-YH XHYHXLYLXHYLXL乘法器一个3乘法器一个2乘法器的10至n/2-1位（P）0到n-1位（O）n/2至n-1位（P）C0到n-1位（N）Cs0至n/2-1位（M）Z31Z30Z29Z28Z27Z26Z25Z24Z23Z22Z21Z20Z19Z18Z17Z16Z15Z14Z13Z12Z11Z10Z9Z8Z7Z6Z5Z4Z3Z2Z1Z0Fig. 1. 提出了16位层次乘法器。乘法器可以通过减小其部分积的累积延迟来改进。这是试图在建议的8位乘法器和它的代表性示于图。 二、乘法器的输入和输出表示为Xi、Yi和P2i，其中i为0到 n1，n表示输入位宽（对于8位乘法器，n= 8）。乘法器部分乘积（X. Y）是使用与门产生的。从它们，部分产品的X0. Y0是乘法器的输出位，即，P0，而剩余的输出比特是在两级计算之后获得的。在第一级中，由与门产生的部分积用加法器相加在每次加法过程之后，求和和进位被计算，并且它们进入第二阶段。注意，在该阶段中执行无进位而且，包括来自第一级的和进位的这些输出位不超过5位。因此，4-2压缩器被考虑用于这些比特的相加，而不是在现有方案中使用的全加器由于使用4-2压缩机，在第二阶段也确保了无载体添加。3.3. 4-2压缩机现有的4-2压缩器设计由于求和和进位输出计算需要单独的电路而表现出硬件冗余[17这个问题可以通过简化压缩器输出布尔表达式来压缩器的进位输出（c）与进位输入相同，如果ci和x4（N）的XOR输出为低，否则，它跟随（x1x2x3）（M）输出，其中x1，x2，x3，x4和ci是4-2压缩器输入。通过对所有这些输入进行异或运算来获得和输出同样，水平进位（c0）是通过多路复用输入x1/x3取决于x1和x2的XOR输出而获得的。4-2压缩机的输出表达式在以下等式中给出。（1）M¼x1x2x31N¼cix42秒/分钟N3联系我们x2x3x1x2x14cMNNci5所提出的4-2压缩机的结构如图所示。3.第三章。第一级二阶段最终产品位（P2n-1，P0（X0.Y0）x1x2Cox3x4ci图二. 提出的吠陀乘法器的框图表示。图三. 建议的4-2压缩机架构。n被乘数（X）乘数（Y）MUXCSA加法器BEC乘法器a0级n/2至n-1位（M）nCSLA加法器S使用与门的部分积生成加法器进位输出加法器和4-2压缩器324M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）3213.4. 进位选择加法器有不同的加法器采用的基础乘法器产品位。它们分别是纹波进位、超前进位、进位选择和前缀加法器。从这些加法器的性能研究中众所周知，CslA在面积和延迟方面具有适度的性能[22现有的CslA实现架构要么受到更多的面积（传统CslA）或延迟（修改CslA）。在修改的CsIA中，进位计算部分使用半加器输出的一部分作为输入，从而延迟增加。这个问题可以通过进行独立进位计算来解决虽然由于进位输出需要单独的电路，所以门的数量在增加，但是由于基于FS-GDI逻辑的实现，所提出的CslA总布局面积将很小3.5. 二进制到过量1转换器为了减少分层乘法器中部分积加法运算的延迟，本文对Z2 n-1，... .Z2n+n/2。对于n位输入宽度，需要n+ 1位BEC4位BEC的结构如图所示。 四、3.6. GDI逻辑本文利用FS-GDI逻辑实现了一种具有足够驱动能力的、晶体管数目减少的分层乘法器它是一种低功耗设计技术，便于用较少数量的晶体管实现任何逻辑功能。基于FS-GDI逻辑的门和加法器在文献[26其中，Shoba等人在[29]中讨论的设计在延迟、功耗和面积方面具有更好的性能。因此，它们可用于实现所提出的分层乘法器的组成部件，即与门、全加器和4-2压缩器、CsIA加法器和二进制到剩余转换器。4. 模拟结果和讨论本文给出了16位分层乘法器及其基本模块，即基乘法器、4-2压缩器、16位CslA和8位二进制-超1转换器的仿真结果。在45 nm工艺下，采用1.1 V电源电压（VDD），通过SPICE仿真，对模拟设计的面积、延迟、功耗和功率延迟积（PDP）等性能参数进行了评估典型的晶体管尺寸，即，考虑（W/L）p= 240 nm/45 nm和（W/L）n延迟和功耗计算如下：延迟计算方法是计算每次转换从输入电压摆幅的50%到输出电压摆幅的50%最大延迟被视为最差情况延迟。同样，功耗由各种开关活动和电路电容确定。这些过程被扩展为所有模拟模块的延迟和功耗计算，即，提出的层次乘法器，基础乘法器，4-2压缩器，CsIA和二进制到超过1转换器。4.1. 拟议层次乘数表1给出了所提出的和现有的乘法器的仿真结果。4.1.1. 延迟对于所有结构，通过仿真计算的延迟在表1中给出，并且观察到所提出的乘法器与其他现有实现相比具有更小的延迟。由于在乘法器的基础上增加了BEC转换器，减少了加法器的数量，从而大大降低了延迟。此外，在关键路径延迟中不考虑二进制到超1转换器所花费的时间，从而提高了速度。与文献[2]和[7]中讨论的乘法器相比，本文设计的乘法器速度分别提高了27%和11%。4.1.2. 功耗模拟的分层乘法器所消耗的功率如表1所示。由于消除了现有设计中的冗余硬件，因此最小化了所提出的设计中的功耗，从而最大限度地减少了杂散活动。所提出的设计比现有乘法器的功耗低30%。4.1.3. PDP所有模拟设计的功率延迟积如表1所示。在所讨论的乘法器中，最好和最差的PDP分别对应于所提出的和传统的此外，所提出的设计实现的节能比[7]中报道的乘数多17%。4.1.4. 区域面积是从模拟乘法器的布局计算出来的，如表1所示，而拟议乘法器的布局如图5所示。从所得到的结果，它是见证了建议的乘法器具有较小的面积。如前所述，FS- GDI用于实现分层乘法器的基本组件，即基极乘法器、CSA加法器、CsIA加法器、减少晶体管数量的BEC转换器。因此，所提出的分层乘法器的面积较小。的百分比表116位乘法器的仿真结果。B3B2B1 B0B0X3X2X1 X0见图4。4位BEC转换器电路[25]。S.号设计延迟（ps）功耗（lW）PDP（e-15 J）面积（lm2）频率（GHz）12乘数[2]华莱士72765765856347836914,51014,9781.371.433乘数[30]层次结构59460836115,2101.68乘法器[七]《中国日报》4拟 议 层 次乘数52842430012,4201.89M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321325图五. 提出的16位层次乘法器的布局。与最近报道的[7]中的倍增器相比，所提出的设计可能减少的面积约为18%。4.1.5. 对工艺变化电路的性能，即，延迟和功耗下的工艺变化的敏感性所有模拟乘法器的功耗分布结果如图6所示。研究结果表明，在过程变化的情况下，所提出的层次结构乘数也有3%的性能偏差。4.1.6. 电压变化分析在低电源电压下的电路的可靠性的研究从所获得的结果，它是观察到，所提出的设计具有低功耗比其他设计，在0.7 V的低电源电压4.1.7. 负载电容分析为了分析分层乘法器的驱动能力，在标称温度为25°C、电源电压为1.1 V.功耗和延迟的仿真结果分别在表4和表5中给出可以看出，基于FS-GDI逻辑的层次乘法器在较高的负载下仍具有较低的功耗。4.2. 碱增殖剂基本乘法器在延迟、功耗、面积和PDP方面的仿真结果列于表6中。4.2.1. 延迟模拟乘法器的计算延迟如表6所示。在所提出的乘法器进行传播被消除在部分产品添加，这反过来又减少了延迟显着。所提出的乘法器比文献[16]中讨论的乘法器速度提高了22%。4.2.2. 功耗乘法器消耗的功率通过模拟计算，并在表6中给出。从结果中可以看出，所提出的乘法器设计具有比现有设计更低的功耗这是由于它的建筑组件，即实现，与门，全加器和4-2压缩器使用FS-GDI逻辑，最大限度地减少乘法器transis- tor计数相当，从而杂散过渡，从而降低了整体功耗。与[15]中讨论的Vedic乘法器相比，所提出的设计实现的功率节省多13%。4.2.3. PDP表6给出了所提出的乘法器设计和现有乘法器设计的功率延迟乘积。通过在FS-GDI逻辑中实现所提出的乘法器，可以大大降低功耗此外，延迟减少建议的乘法器。因此，所提出的设计比[8]中讨论的传统乘法器节省35%的能量（或功率延迟乘积）。326M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321(a)（b）第（1）款(c)（d）其他事项图六、基于（a）乘数[2]（b）层次结构[7]（c）Wallace[30]和（c）拟议层次结构的乘数功率分布的蒙特卡罗模拟结果表216位层次乘法器的功耗（1W）结果表316位层次乘法器的延迟（ps）结果电源电压乘法器层次结构华莱士提出电源电压乘法器层次结构华莱士提出（五）[二]《中国日报》[七]《中国日报》[30个]乘法器（五）[二]《中国日报》[七]《中国日报》[30个]乘法器0.72352452742120.79939039788550.83543573723060.89078038947930.94724724433560.98727237856491.05786205034141.07516616985891.16586085634241.17275946575281.27167607754811.26825096344831.38689259565561.36394775724001.41027109011306441.45874464933561.51200140014787561.5560397401323M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321327表416位层次乘法器的功耗（1W）结果负载电容乘法器层次结构华莱士提出（fF）[二]《中国日报》[七]《中国日报》[30个]乘法器2658608563424871677576048114868956925556201027113010906442612001478140075632138916131569998表516位层次乘法器的延迟（ps）结果负载电容乘法器层次结构华莱士提出（fF）[二]《中国日报》[七]《中国日报》[30个]乘法器2727594657528878268973856314839777803600209878969516562611609971108723321276108012958174.2.4. 区域绘制所有模拟倍增器的布局，并从中计算面积，并列于表6中。从所获得的结果，可以观察到，所提出的乘数具有与最近报道的吠陀乘数相比，面积减少30%[15]。这是可能的，因为用4-2压缩器代替全加器，这反过来又最小化了门数，从而导致小面积。拟议的乘法器的布局如图7所示。4.2.5. 对工艺变化通过Monte Carlo模拟进行了局部和全局工艺变化下的电路性能研究，运行次数为1000次（N= 1000），结果列于表7中。据观察，所提出的乘数有2%的性能变化相对于工艺的变化。此外，在[15]中讨论的基于多通道技术的乘法器设计更灵敏，因为驱动电流依赖于工艺灵敏度Vt，而工艺灵敏度Vt由于内部节点处的电压降而被放大。4.3. 4-2压缩机表8中给出了建议和现有压缩机的模拟结果。此外，压缩机性能的变化方面的过程变化进行了研究，通过蒙特卡罗模拟。4.3.1. 延迟表8列出了现有压缩器和建议压缩器的延迟值。据观察，所提出的压缩机具有表68位乘法器的仿真结果。S. 号设计延迟（ps）耗电量（1W）PDP（e-15J）面积（lm2）频率（GHz）1Pushpangadan等人[8]5528345.824151.8112Kayal等人[第十五条]4657836.216782.153提议的吠陀乘数4326829.311642.31见图7。 建议的8位乘法器的布局。328M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321表78位乘法器的蒙特卡罗模拟结果。表84-2压气机设计的模拟结果PDP。值得注意的是，与已报道的压缩机相比，所建议的设计实现的节能量为41由Pishvaie et al. [20]第20段。4.3.4. 区域根据其布局计算面积，见表8。据证明，所提出的压缩机需要小的面积。如前所述，求和和进位输出之间的架构共享减少了晶体管数量。因此，所提出的压缩机的布局面积较小，其图示形式如图8所示。与最近报道的压气机相比，建议设计的面积减少百分比约为10%。4.3.5. 对工艺变化的压缩机由于中间输出的并行计算，延迟较小。通过所提出的设计获得的速度提高比Oklobdz- ija[18]、Hussin等人讨论的压缩机的速度提高高35%、17%和10%。[19]Pishvaie et al.[20]分别。4.3.2. 功率从表8中给出的压缩机功耗结果可以看出，所提出的压缩机可以以比现有设计更低的功耗运行。这是通过简单的体系结构及其在FS-GDI逻辑中的实现来完成的。由于和和进位输出之间的架构共享，冗余晶体管被消除，从而导致在CON-100的功率。4.3.3. PDP根据表8中给出的模拟压气机PDP值进行检查，Oklobdzija[18]讨论的设计具有更大的价值，由（Oklobdzija[18]，Hussin等人[19]）讨论的基于传输晶体管逻辑的设计经受更多的变化，因为它们的性能更倾向于阈值电压变化。由于引入了全摆幅输出，所提出的压缩机具有1%的性能偏差。4.4. 进位选择加法器表10中示出了现有和提议的CslA的模拟结果。4.4.1. 延迟从表10中给出的延迟值可以看出，与[24]中最近讨论的设计相比，所提出的CslA的延迟减少了37%。这是通过在0和1中进行独立的进位计算来实现的。4.4.2. 功耗功耗结果表明，所提出的设计以更少的价值运行。这是由于消除了冗余见图8。 拟建4-2压缩机的布置图。S.号1设计Pushpangadan等人延迟（ps）554耗电量（1W）84PDP（e-15 J）46.5[八]《中国日报》2Kayal等人[第十五条]4768038.13提议的吠陀4346929.9乘法器S.设计延迟功率PDP区域号（ps）消耗量（lW）（e-18J）（lm2）1[18]第十八话1758.3145255模拟压气机的运行特性，2Hussin等人[19个]1376.994558通过蒙特卡罗模拟研究过程变化，3Pishvaie等人1266.784456千次运行（N= 1000）。电路[20个]和功耗进行了分析和各自的平均值，4提出1144.450251设计的用途列于表9中。互补M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321329表94-2压气机蒙特卡罗模拟结果。表118位BEC的仿真结果。S.号设计延迟（ps）功耗（nW）PDP（e-18 J）S.号设计延迟（ps）耗电量（1W）PDP（e-18 J）面积（lm2）1 Oklobdzija[18]184 8506 15652 Hussin等人。[19]143 6811 09731CMOS[25]203 15 3045 5373 Pishvaie等人。[20个][26]1882139485834个拟115 4410 05073 GDI[28]245 11 2695 501压缩机[29]第二十九话173 9 1557 445表1016位CslA加法器的仿真结果。S.设计延迟功率PDP区域号（ps）消耗量（lW）（e-15J）（lm2）1[22]第二十二话5071296519672[23]第二十三话706934420133改良CslA[24日]585854921744拟定CslA4677435883在现有的设计中提出的门。不仅如此，与基于CMOS逻辑的现有设计相比，FS-GDI逻辑最大限度地降低了功耗。所提出的CslA中的功率节省分别比[22]和[23]4.4.3. PDP表10中给出了所有考虑的CslA加法器的功率延迟乘积值。所提出的CslA具有比最近报道的CslA设计小29%的值。虽然基于BEC CslA的设计在现有的设计中以较小的值操作，但是延迟值较大。4.4.4. 区域CslA加法器的面积根据其各自绘制的布局计算。结果表明，该方法具有占地面积小的优点.如前所述，所提出的一个使用进位0为进位1的部分架构，从而最大限度地减少了对硬件的要求，因此，布局面积小，布局图片如图所示。9 .第九条。4.4.5. 对工艺变化通过对加法器的蒙特卡罗模拟，研究了工艺偏差对加法器设计的影响该仿真进行了千次迭代，并注意到CslA加法器据观察，拟议的设计已显示出2%的性能变化方面的过程变化。4.5. Binary to Excess 1 ConverterBEC转换器的设计和模拟CMOS，互补传输晶体管逻辑（CPL），GDI和FS-GDI逻辑。延迟和功耗方面的性能参数根据仿真结果计算并列于表11中。从数值上可以看出，与CMOS和CPL相比，使用FS-GDI逻辑实现BEC提高了其性能。与传统CMOS实现相比，基于FS-GDI逻辑的BEC的延迟和功耗分别降低了15%和40%[25]。根据其布局计算面积，见表11。据观察，43%以上的面积节省可能与FS-GDI的BEC设计比GDI逻辑。使用FS-GDI逻辑的BEC布局如图10所示。此外，还进行了Monte Carlo模拟，以研究工艺变化下的电路鲁棒性。从结果中可以看出，基于FS-GDI逻辑的BEC电路的性能随工艺的改变而变化1%。5. 结论提出了一种基于BEC变换器的分层乘法器结构，由于消除了见图9。 提出的16位CsIA加法器的布局。330M. 肖巴河Nakkeket/工程科学与技术，国际期刊20（2017）321×见图10。 基于FS-GDI逻辑的8位BEC版图设计。N/4个加法器，在现有的层次乘法器。此外，由BEC引起的延迟不影响代数乘数，因为它不包括在乘数的关键路径中。此外，还提出了一种基于吠陀数学的基乘法器的新设计，与文献中的其他乘法器相比，它具有更小的延迟和面积。所提出的设计的主要成果是加法器的数量减少相比，其他报道的作品是更多。此外，使用FS-GDI逻辑实现所提出的乘法器降低了功耗和面积。因此，面积功率和延迟有效的层次乘法器的设计。使用45 nm工艺模型，通过SPICE仿真计算了现有和提出的分层乘法器的性能、延迟和功耗。从模拟结果，它是计算所提出的乘法器设计实现的节能是17%以上，比最近报道的乘法器。此外，乘法器的性能研究相对于工艺变化进行了检查，提出的乘法器已显示出3%的性能变化，这是小于他们的计数器部分。因此，所提出的乘法器可用于媒体处理应用中，其中具有较少能量消耗的大宽度乘法器是首要的。确认这项工作得到了印度大学资助委员会（UGC）在青年研究奖学金（JRF）计划下的部分支持。作者要感谢VIT大学，Vel- lore，印度提供支持，在集成电路设计实验室进行一些模拟工作。引用[1] B. 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