3GPP LTE系统中可重构的2D-FIFO基FFT硬件结构设计

⃝==-⃝可在www.sciencedirect.com上在线ScienceDirectICT Express 4（2018）144www.elsevier.com/locate/icte3GPP LTE系统中可重构的2D-FIFO可变基FFT硬件结构设计施新宇，周鸿儒国立中山大学电机工程系，高雄，80424接收日期：2017年3月30日;接受日期：2017年11月9日在线提供2017年摘要本文提出了一种可重构快速傅里叶变换（FFT）的3GPP LTE系统的硬件架构在主FFT计算过程中，提出了一种新的处理内核引擎，支持四种配置类型的可变混合基FFT运算。此外，在数据存储操作中，智能2D-FIFO结构用于灵活地处理36种不同FFT大小的高效读/写数据访问。除了现场可编程门阵列原型设计方法，我们提供了通过台积电90纳米CMOS技术的应用特定的集成电路实现所研制的FFT芯片仅占用1. 416 mm2，功耗24.2 mW，最大速度111.11 MHz。c2017年韩国通信与信息科学研究所（KICS）。Elsevier B. V.的出版服务。这是CC BY-NC-ND许可证下的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。关键词：可重构;混合基; 2D FIFO;快速傅立叶变换; 3GPP LTE1. 介绍在过去的几十年里，快速傅立叶变换（FFT）已经成为从算法域分析到硬件开发的一种流行的设计方法。在许多电路实现中，基于单路延迟反馈[1]的架构被认为是实现FFT功能的流行设计方法。最初，FFT只关注单基数操作[2最近，研究显示了多基数处理的趋势[5[5]中的方法简单地利用重复的计算路径来完成FFT的不同基，导致大量的硬件开销和功率/能量浪费。此外，[6]和[7]仅给出了3GPPLTE系统中定义的几种基本FFT模式。相反，我们希望开发一种可重新配置的FFT硬件架构，支持尽可能多的FFT模式，并实现更高的硬件和能源效率。*通讯作者。电子邮件地址：xyshih@mail.ee.nsysu.edu.tw（X.- Y.Shih），bob. snsd.ee.nsysu.edu.tw（H.- R. Chou）。同行评审由韩国通信和信息科学研究所（KICS）负责https://doi.org/10.1016/j.icte.2017.11.007本文的其余部分组织如下。第2节介绍了拟议的硬件架构。第3节展示了现场可编程门阵列（FPGA）原型和专用集成电路（ASIC）实现。第4节包括设计芯片比较，而第5节结束。2. 建议的硬件架构2.1. 提出的可重构硬件体系结构图1指示在3GPP LTE系统中定义的各种FFT模式。预定义的FFT大小根据（X、Y和Z）的不同组合而变化。支持的最大FFT大小为2048个FFT点（X11、Y0和Z0）。因此，我们希望开发一种可重新配置的FFT硬件架构，如图2所示。在主FFT计算中，提出了一种新的可重构处理内核引擎（R-PKE-4），支持四种配置类型，可以执行可变混合基FFT运算。至于数据存储，智能二维（2D）FIFO结构2405-9595/c2017韩国通信和信息科学研究所（KICS）。出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。X.- Y. 施，H.-R. Chou/ICT Express 4（2018）144145==可灵活实现36种不同FFT模式的数据读写2.2. 四种基于基5的可重构处理内核引擎Fig. 1. 3GPP LTE系统中的FFT模式定义。图二. 提出的FFT硬件架构框图。在主要FFT运算部分中，我们提出了一种可重构处理内核引擎（R-PKE），其高度基于基5 FFT计算，如图3所示。这种设计特点在该引擎上执行可变混合基数计算，而不需要任何额外的复杂乘法器和加法器的电路开销。R-PKE（也称为R-PKE-4）通过充分利用硬件复用特性，可以改变为四种配置类型，实现如下不同的组合基。(1) 类型A（TA）：基数-5处理。(2) B型（TB）：基数为3的i处理（i1或2）。(3) 类型C（TC）：基数为2的j处理（j1、2或3）。(4) D型（TD）：串联基数3和基数2处理。如图3所示，TA S1 In 1至TA S1 In 4分别表示来自子级1的第一至第四FIFO的四个输入信号，而R-PKE-4被认为是在“类型B”处理中，到子级2中的两个FIFO的两个输出信号被表示为TB S2 Out1和TB S2 Out2。其他信号符号以类似的方式推导。关键的硬件电路包括四个复数乘法器和十八个复数加法器，共分为十组，B1-B10。不同配置类型的硬件资源利用率用不同的颜色表示。此外，B5中的计算元件未被激活图三. 提出的基于4型基5的可重构处理内核引擎（R-PKE-4）的框图。146X.- Y. 施，H.-R. Chou/ICT Express 4（2018）144}{--≤≤(a) 2D FIFO-1。(b) 2D FIFO-2。见图4。FIFO设计布置和2D拓扑：（a）2D FIFO-1（b）2D FIFO-2。同时还研究与讨论不同颜色的线表示每种配置类型的不同信号流。图2中的R-PKE-3是从R-PKE-4简化的电路。R-PKE-3用于执行TB-TD三种配置类型最后，R-PKE-1只负责执行TC类型。2.3. 智能2D-FIFO设计方案传统上，在一维FIFO中，当面对非常不同的基于基的FFT设计时，很难完成主要的数据交换任务。因此，智能2D-FIFO结构的开发，以方便地管理读/写数据访问的36个不同的FFT大小。 如图在图2中，2D-FIFO 1用于R-PKE电路的级1和级2，而2D-FIFO 2负责R-PKE级3和级4。2D-FIFO 1规则地划分为从FB 1-1到FB 1-9的九个子库，其分别具有1、1、1、4、4、4、16、16、16的FIFO长度。图4（a）中示出了2D平面拓扑中的对应连接关系。另一方面，Fig. 图4（b）示出了2D-FIFO 2具有1984的总FIFO长度。它类似地被分成八个子库，从FB 2每个子库具有FIFO长度64、64、64、256，256、256、512、512。表1（a）列出了2D-FIFO 1中每个子库的激活长度状态。有四个判断条件，不仅取决于R-PKE阶段1和2的配置类型，还取决于FFT点（N）。在某些情况下，一些子银行被彻底禁用。另一方面，2D-FIFO 2具有六个判断条件（仅取决于R-PKE阶段3和4的配置类型），如表1（b）所示。在第一判断条件下，R-PKE阶段3和4都被设置为所有激活的长度设置对应于R-PKE电路的第1级和第2级用于执行总共NpFFT点（12Np48）的特定情况第二个条件也表现出类似的情况，但Np的取值范围不同，如24 ≤Np≤ 48。最后，其他四个判断条件与Np无关，设定为指定值。3. 芯片设计实现3.1. FPGA原型所提出的FFT硬件架构通过FPGA平台验证，以提供硬件验证的结果和设计原型，如图5所示。所有功能验证均使用Xilinx ISE ver14.7和Xilinx Virtex-7 XC 7VX 330 T-ffg1157 -3 FPGA平台进行。时钟速度最大约为61.83 MHz。图五. FPGA平台和资源使用分析。X.- Y. 施，H.-R. Chou/ICT Express 4（2018）144147×=×表1所有FIFO子库中激活长度的不同设置：（a）2D-FIFO 1（b）2D-FIFO 2。表2芯片比较。夏[6]杨[7]我们的工作3GPP LTE系统中支持的FFT大小128/256/512/1024/2048128/256/512/1024/1536/20484-2048数量的模式5636字长（位）161216频率（MHz）122.8820.00111.11CMOS技术55 nm65纳米90 nm核心面积（mm2）0.6151.3751.416门计数136k110万374k功率（mW）32.408.5524.20吞吐量（M symbols/s）122.8820.00111.11归一化面积（mm2）[7]0.861.380.74归一化能量/FFT（nJ）[7]638.18875.52322.153.2. ASIC芯片实现FFT ASIC芯片采用TSMC 90 nm CMOS工艺实现。 芯片布局如图所示。 六、核心区只有1.191.19（一）1.416）mm2，具有核心利用率0.74（相对于合成结果）。模具总尺寸使用80个I/O PAD时，1.75 mm2。开展的所有所分析的子电路中，四级R-PKE、三个复数乘法器（CM 1-在数据存储方面，5个SRAM用于2D-FIFO 2电路，分别占3.7%，3.7%，148X.- Y. 施，H.-R. Chou/ICT Express 4（2018）144见图6。 芯片布局图。分别占核心区总面积的3.7%、5.2%和5.2%。 在最高工作频率111.11MHz时，平均功耗为24.2mW。4. 设计比较表2显示了我们的设计工作与其他芯片作品的比较。通过使用面积和能量比较的性能指标[7]，我们开发的工作具有最佳的芯片性能，为下一代FFT芯片开发提供了强大而卓越的设计方案/方法。5. 结论我们提出了一种可重构的FFT硬件架构，支持36 FFT模式在3GPP LTE应用。与其他国家的最先进的框架，我们提出的架构具有优越的性能，在面积和能源效率方面确认作者感谢国家芯片实现中心（CIC）对芯片设计的技术支持。引用[1] S.他，M。李文，一种新的流水线FFT处理器，并行处理研讨会，1996年。1996年4月IPPS'96会议记录766-770。[2] D.- S.金，S.- y.李，双输入基2 - 3 SDF IFFT/FFT处理器用于使用时分双 工 方 案 的 无 线 多 通 道 真 实 声 音 扬 声 器 ， IEEE Trans.Consum.Electron. 55（2009）.[3] M. 加里多河Andersson，F.库雷希岛 李文，李文生，李文生，等.无乘法器单位增益SDF快速傅立叶变换. 24（2016）3003-3007.[4] D. Hiremath，B. Rajeshwari，Implementation of pipelined radix-2 FFTusing SDC and SDF architecture ， in ： Region 10 Conference（TENCON），2016 IEEE，2016，pp. 1660-1663年。[5] 洛夫格伦湖Liu，O.陈文，基于匹配追踪算法的无线信道估计，北京大学学报，2001。 规则爸爸61（2014）226-237。[6] K.夏湾，澳-地Wu，X. Zhou，T. Xiong，A generalized conflict-freeaddress scheme for arbitrary 2-point memory-based FFT processors ，in ： Circuits and Systems （ ISCAS ） ， 2016 IEEE InternationalSymposium on，2016，pp. 2126-2129。[7] C.- H. 杨 ， T.- H. Yu ， D. Markovic ， Power and area minimizationofreconfigurableFFT processors：A 3GPP-LTE example，IEEE J. 固态电路47（2012）757-768.