轻量级AES语音加密算法在FPGA上的实现

沙特国王大学学报基于现场可编程门阵列的轻量级AES语音加密算法实现Keshav Kumar，K.R.Amanpreet Kaur RamkumarChitkara大学工程与技术学院，Chitkara大学，印度阿提奇莱因福奥文章历史记录：收到2020年2020年7月17日修订2020年8月7日接受在线预订2020年保留字：语音加密轻量级AES算法AES算法混合色谱柱和FPGAA B S T R A C T数据的安全性是这个数字时代的一个主要问题。一般来说，文本和图像数据在现有标准的帮助下得到了很好的保护，同时，保护语音通信是一项具有挑战性的任务。在文献中，有一些方法被发现使用振荡器和混沌信号来保护直接语音通信，但由于混沌信号和振荡器之间的同步问题，它们的功能有限。本文提出了一种利用改进的轻量级AES算法对对等通信该算法在很多方面与传统的AES算法相似，但并不意味着使用传统AES算法中的混合列在两种不同的现场可编程门阵列（FPGA）上对轻量级算法进行了测试，并从时延和资源有效利用率方面对设计进行了分析。©2020作者由爱思唯尔公司出版代表沙特国王大学这是一个开放的访问CC BY-NC-ND许可证下的文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍在 我 们 的社 会 中 使 用 秘密 通 信 的 想 法 是非 常 古 老 的 （Kak ，1983）。最近的技术进步使黑客能够破坏任何秘密通信。考虑到这些方面，安全系统必须大大改进，以便任何黑客都不能轻易突破。数据的加密是在密码算法的帮助下完成的。通常，存在两种类型的加密标准，即对称和非对称标准（Daemen和Rijmen，2000）。对称加密技术包括仅使用一个密钥，用于对任何数据进行加密和解密。数据加密标准（DES）、三重DES和高级加密标准（AES）是属于对称加密的一些密码技术。在非对称加密技术中，使用两个密钥进行加密和解密。Rivest-Shamir-Adleman 算 法 （ RSA ） 和 椭 圆 曲 线 密 码 学 （ ECC ） 等（Ebrahim等人，2014年）是一些不对称的例子。电子邮件地址：keshav. chitkara.edu.in （K.Kumar ），k.chitkara.edu.in （K.R.Ramkumar），amanpreet. chitkara.edu.in（A. Kaur）。沙特国王大学负责同行审查密码算法AES算法是一种用于以多项式时间复杂度加密大量数据的标 准 AES 算 法 技 术 是 用 于 保 护 大 量 数 据 的 最 合 适 的 加 密 技 术（Mohsin等人，2019年; Aljawarneh和Yassein，2017年）。AES算法很难被攻破，到目前为止，还没有发现经过验证的攻击（Vanhoef和Piessens，2017）。 AES算法最适合于加密图像和文本数据（Venkatesha等人，2019; Gamido等人， 2018年）。加密实时语音数据是一项繁琐的任务，需要一种快速、轻量级的加密算法。硬件实现对于保护语音通信将是更理想的，因为语音通信在大多数情况下是对等的，并且在该特定情况下延迟是不可容忍的在这项工作中，一个轻量级的AES算法的设计用于保护语音数据。在Artix-7和Kintex-7 FPGA上实现了一种轻量级AES算法实现轻量级AES算法的目的是减少延迟。在一般的语音通信中，通信是不允许延迟的，当应用加密AES算法时，可能需要一些额外decrypt.it延迟来加密，并且已经发现AES算法的混合列需要O（n^3）时间复杂度，该混合列用于向纯文本添加更多的混淆属性。在实现该轻量级AES算法时，采用了增加轮密钥、数据替换和移位行等重要属性这平衡了保密级别和时间延迟，以便在加密语音数据时提供更好的效率。FPGA实现将进一步减少时间延迟。https://doi.org/10.1016/j.jksuci.2020.08.0051319-1578/©2020作者。由爱思唯尔公司出版代表沙特国王大学这是一个在CC BY-NC-ND许可证下的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。制作和主办：Elsevier可在ScienceDirect上获得目录列表沙特国王大学学报杂志首页：www.sciencedirect.comK. Kumar等人/沙特国王大学学报3879互连查找表（LUT）输入/输出端口I/O缓冲器触发器内存芯片内存块1.1. 模拟语音加密模拟加密的思想通常用于加密语音数据。第二次世界大战期间首次使用语音加密（Gersho，1984）。从那时起，研究人员正致力于用不同的方法加密语音数据。Vaidyanathan等人将混沌信道系统用于加密语音信号的应用（Vaidyanathan等人，2017年）。振荡器的实现是在FPGA上完成的，以确保信道。奥马尔等人使用混沌振荡器来进行安全图像加密的加密（Guillén-Fernández等人， 2019年）的报告。Susan等人使用数模转换器（DAC）来交换信息（Luschas等人，2004年）。高频信号用于将数字通信信号转换为模拟通信信号。Ling Lui等人提出了光学数字掩蔽信号的加密（Liu等人，2017年）。传输的数据在幅度和带宽上都被混沌噪声的干扰所掩盖。双驱动马赫-曾德尔调制器（DDMZM），一种用于将加密数据转换为模拟数据的技术。Vinod等人提出了用于IoT传感器节点的模拟加密到数字加密（ADC）（Gadde等人，2018年）。采用0.18mm CMOS工艺，通过ADC实现了加密和认证的统一.Dalila Slimani et al.使用三种不同的密钥对语音通信数据进行加密（Slimani和Merazka，2018）。语音信号的加密是通过在行和列中进行循环移位来完成的。作者还采用离散余弦变换（DCT）或离散正弦变换（DST）的方法来消除信号干扰。Munawar等人使用两个Spartan-3 FPGA对语音数据的128位混沌数据进行加密（Riyadi等人， 2018年）。Sudip等人在FPGA上实现AES算法，对语音数据进行安全加密（Mondal和Sharma，2019）。为了执行此操作，使用通用异步接收器发射器（UART）和Nexys 4 FPGA板对语音信号进行加密。1.2. 现场可编程门阵列FPGA是Field Programmable Gate Arrays的缩写 FPGA是由可配置逻辑块（CLB）通过可编程互连线互连而成的基于FPGA的器件。FPGA器件可以在制造过程后重新编程，因此它们比ASIC等其他器件更受欢迎FPGA器件提供了灵活性，它们不太复杂，并为用户Fig. 1. FPGA的构建块（Donzellini等人，2019; Petrescu等人，2015年）。构成FPGA的构建块如图所示。1.一、FPGA器件被广泛使用的比较，其他微处理器cessors和控制器。这是因为与其他控制器和处理器相比，FPGA提供了更好的延迟、速度、吞吐量和灵活性。除此之外，FPGA在执行程序时不需要算术逻辑单元（ALU）。它只使用它的查找表（LUT），其中所有的逻辑信息存储在程序执行。FPGA的应用包括自动驾驶汽车、物联网、数据安全、云计算、机器人技术、机器视觉和学习、家庭自动化、视频监控、面部识别、智能医疗诊断、可再生能源、电信、军事、航空航天、ASIC原型设计、语音识别、滤波、通信编码、无线通信等等。1.3. AES算法在FPGA在 本 节 中 ， 介 绍 了 AES 算 法 在 FPGA 上 实 现 的 文 献 工 作 在（Singh和Dod，2016）中，AES算法通过软件或硬件方法实现对于硬件实现，作者使用FPGA，因为它易于配置和可扩展的性质。128位 AES 算 法 代 码 用 VHDL （ Very Large Scale HardwareDescription Language）模块编写在Xilinx 12.1 ISE design Suitefor Virtex-6 FPGA上对AES加密算法进行了作者利用试验台波形发生器工具进行了结果仿真。在（Farooq和Aslam，2017）中，使用FPGA实现了AES技术以实现有效资源。在这项工作中，FPGA实现的AES算法是通过使用五种不同的技术。 完成操作的频率为886.64 MHz，使用Spartan 6 FPGA器件输出113.5 GB/s。作者用VHDL语言编写了128位AES算法的代码。该研究在Xilinx上进行13.2 ISE设计套件。从分析中发现，CC-KC-S技术是最有效的，因为它需要最少的块随机存取存储器（BRAM）。研究人员利用FPGA设计了一种AES算法来抵抗故障注入攻击。AES算法用于提供机密性，因此该算法已经成为各种应用中服务提供商的合适选择（Mestiri等人，2016年）。在这项工作中，作者分析了并发故障检测方案的AES算法。作者将AES转换过程分为两个部分，并在两者之间插入一个流水线阶段。本文提出的方案不依赖于S盒和逆S盒技术，因此可以通过使用基于伽罗瓦域的逻辑门的查找表来使用S盒和逆S盒表。该研究是在Xilinx ISE设计套件上使用VIRTEX FPGA进行的。AES算法是针对串行通信领域中数据的安全性而实现的。通过通信协议发送安全数据存在巨大问题。因此，在这项工作中，作者试图通过使用FPGA硬件设备来减少这个问题。AES算法的代码是用VHDL语言编写的，用于在NIOS II处理器上运行的Cyclone III FPGA（Katkade和Phade，2016）。NIOS II嵌入式处理器适应性强。该处理器用于高效率、低成本和低功耗的目的。这种安全的数据通信是由通用异步收发器（Universal AsynchronousReceiver Transmitter，简称UART）完成的。在这项工作中，作者比较了ModelSim（QUARTUS II）和NIOS II嵌入式处理器的FPGA结果。AES算法的功能实现分析的时钟周期，因此，时间在执行中起着重要的作用。本文指出，如果CPU的速度大于波特率，那么只有软件实现的AES算法是有用的，否则要使用硬件。为了安全和自信地交换数据，Rijandel3880K. Kumar等人/沙特国王大学学报提出了一种称为AES算法的算法，它成为DES算法的后继者。实现故障攻击以操纵系统行为（Bedoui等人，这种攻击称为DFA（差分故障攻击）。本文提出了一种利用FPGA硬件设备对AES算法进行故障检测的方案。作者编写了128位AES算法代码，并在Virtex FPGA上实现。AES 算 法 的 代 码 用 VHDL 语 言 编 写 ， 并 在 Virtex-5 FPGA 上 用ModelSim 6.4和Xilinx ISE 10.1 Design进行了仿真。在（Kumar和Karthigaikumar，2018）中，作者使用了一种在AES算法中优化密钥扩展过程的技术来保护ECC信号数据。在Virtex-5 FPGA上实现了AES算法来保护ECC数据。在（Priya等人，2017）AES算法由研究人员在FPGA上实现，以提高算法的吞吐量。在这项工作中，实现是在三个不同的FPGA，如Virtex-4，Virtex- 5，和Spartan-3。多路复用器用于为S盒过程创建流水线结构，从而提高算法的吞吐量。到目前为止，还没有轻量级AES算法在FPGA上实现的工作。研究者们只在4阶带门序列上实现了AES算法大小的（90 nm）、门尺寸为（60 nm）的第5系列和门尺寸为（45 nm）的第6系列FPGA家族用于图像和文本加密，也没有工作用于借助AES算法加密语音通信。本工作的重点是使用轻量级AES算法的第7（28纳米）系列的FPGA家庭的语音加密。1.4. AES算法2000年，美国国家标准与技术研究所（NIST）选择了新的高级加密标准（AES）作为数据加密标准（DES）的补充。AES是选择，由于其强大的数学计算特性和直接执行的硬件和软件实现。AES是一种使用对称密钥加密的分组密码。AES算法取决于其128、192和256位的密钥大小（Zodpe和Sapkal，2020;Algredo-Badillo等人，2010年）。128位AES需要10轮运算，而192位和256位AES算法需要12轮和14轮运算（Kumar和Rana，2016）。利用更大的密钥大小扩展了加密质量。目前，AES使用的密钥大小为128位是最常用的。AES-128的计算可以分为三个阶段，包括第1-9轮的加轮密钥和最后一轮。在加轮过程中，128位的纯文本与128位的密钥进行异或。在每一轮中，在被视为状态的4 * 4二维矩阵上执行子列、移位列、混合列和添加轮键改变（Arab等人，2019年）的报告。在最后一轮中，将对状态执行Sub键、Shift键和Add Round Keys活动。具有大小为128位的密钥的AES加密算法的过程如图所示。 二、2. 轻量级AES算法在传统AES算法的基础上，对AES算法进行了改进，以减少延迟我们都知道，与文本和图像数据相比，语音通信需要很短的时间来语音通信是实时操作。轻量级AES算法减少了传统算法中的混列运算.在对列混合操作进行简化后，直接从行移位操作的输出轻量级AES-图二、 AES算法的过程（Circ Di Natale等人， 2007年）。128计算可以分为三个阶段，不包括混合柱过程。所有其他过程与第1.4节中所述的传统AES算法步骤相同。具有大小为128位的密钥的AES加密算法的过程如图所示。3.第三章。2.1. FPGA仿真轻量级AES算法的实现是在Artix-7（xc 7a 200 tlffg 1156 -2L）和Kintex-7（xc 7 k160 tffg 676 - 2L）上完成的。VIVADO 2014工具用于仿真。在输入端，有一个1位时钟信号，128位的数据输入（纯文本数据）和128位大小的密钥当施加时钟信号时，在第0轮处理中，在128位纯文本数据和大小为128位的密钥之间执行EX-OR运算第0轮的输出将作为第1轮操作的输入数据所有回合步骤的密钥都是相同的 图 4给出了第1轮操作的内部硬件设计。内部设计有128位的纯文本，这是0轮的输出，128位的关键和输入端的时钟在第一轮中执行两个操作，即替换字节（子字节）和移位行。从第2轮到第10轮的其余轮的内部硬件与第1轮相同。使 用 密 钥 （ 1203456987ABCDEF0231457890 ） h 和 明 文（ABCDEF01236547890124578ABCD）h对轻量级128位AES算法进行后仿真的输出结果如图所示。 五、密码文本（数据输出）是图三. 轻量级AES算法的实现过程。K. Kumar等人/沙特国王大学学报3881见图4。第一轮的内部结构。图五. 后仿真结果。（E77D3AFB6BD6AB8D64B20B894F3D05B）H提出在图5带有箭头标记。2.2. 性能评价参数轻量级AES算法的评估是基于如下所述的两个参数进行的i. 面积面积涵盖以下参数，具体如下：a. 切片LUTLUT用于存储在FPGA器件上实现算法所使用的降低了查找表的消耗，提高了算法的性能。b. 输入输出键（IOB）对于这两个FPGA，消耗的IOB数为384（128位纯文本、128位密钥大小和128位输出数据）。c. 多路复用器（多路复用器）-ii. 时间-时间是在FPGA上执行任何算法时记录的非常重要的参数。如果执行所需的时间小于算法的速度和性能得到提高。它被进一步归类为：a. 设置延迟b. 保持延迟3. FPGA实现在Artix- 7（xc 7a 200 tlffg 1156 -2L）和Kintex-7（xc 7 k160tffg 676 -2L）FPGA上对提出的轻量级AES算法进行了分析Artix-7和Kintex-7 FPGA都是第7系列FPGA，门尺寸为28 nm。Artix-7和Kintex-7 FPGA在成本和速度方面存在折衷Kintex-7的速度性能优于Artix-7 FPGA，但Artix-7 FPGA的成本相对于Kintex-7 FPGA而言较低i. 在Artix-7和Kintex-7 FPGA上实现轻量级AES算法时，使用的FPGA资源是切片LUT、IOB、F7多路复用器和F8多路复用器。对于Artix-7 FPGA，3882K. Kumar等人/沙特国王大学学报切 片LUT 的 利 用 率 为 9175 ， 而 Kintex-7 FPGA 的 利 用 率 为9468。IOB、F7多路复用器和F8多路复用器的消耗在Artix-7和Kintex-7 FPGA上实现轻量级AES算法所使用的FPGA资源如表1所示，并如图2所示。 六、ii. 建立时间延迟包括总延迟、逻辑延迟和网络延迟三个因素。对于Artix-7 FPGA，总延迟为704.385 ns，逻辑延迟为134.344ns，净延迟为550.279 ns。对于Kintex-7 FPGA，总延迟为236.179 ns，逻辑延迟为58.773 ns，净延迟为177.406纳秒在Artix-7 FPGA和Kintex-7 FPGA上分析时，轻量级AES 128位算法的建立时间延迟如表2所示，如图2所示。 7分别。iii. 保持延迟是总延迟、逻辑延迟和净延迟的组合对于Artix-7FPGA，总延迟为87.246 ns，逻辑延迟为20.957 ns，净延迟为57.411 ns。对于Kintex-7 FPGA，总延迟为25.33 ns，逻辑延迟为表3图7.第一次会议。Artix-7和Kintex-7 FPGA的设置延迟时间15.656 ns，净延迟为9.671 ns。 保持时间延迟对于轻量级AES 128位算法，在Artix-7 FPGA和Kintex-7 FPGA上分析时，分别在表3和图8轻量级AES 128位的保持时间延迟。FPGA总延迟（ns）逻辑延迟（ns）净延迟（ns）Artix-7 78.36820.957 57.411Kintex-7 25.33 15.656 9.671表1资源利用。资源轻量级AES 128位Artix-7 FPGA轻量级AES 128位Kintex-7 FPGA4. 比较分析在本节中，轻量级AES 128位的参数是com-切片LUT 9175 9468IOB 384 384F7多路复用器1194 1194F8多路复用器24 24资源利用100009000800070006000500040003000200010000切片LUT IOBs F7多路复用器 F8多路复用器资源轻量级AES 128位Kintex-7 FPGA轻量级AES 128位Artix-7 FPGA图六、Artix-7和Kintex-7 FPGA的资源利用表2为轻量级AES 128位设置时间延迟。FPGA总延迟（ns）逻辑延迟（ns）净延迟（ns）Artix-7 704.385134.344 550.279Kintex-7使用传统AES 128位算法进行i. 面积-它涵盖了所有的FPGA资源，用于实现荷兰的AES 128位和轻量级AES 128位算法的Artix-7和Kintex-7 FPGA。a. 在Artix-7 FPGA上对这两种算法进行了分析，发现传统AES 128位算法的切片查找表利用率为9516，而轻量级AES 128位算法的切片查找表利用率为9175，因此切片查找表利用率降低了3.58%传统AES 128位算法的F7多路复用器利用率为2154，而轻量级AES 128位算法的F7多路复用器利用率为1194。因此，与AES 128位算法相比，在轻量级AES-128算法中使用F7多路复用器的F8多路复用器的利用率对于传统的AES 128位算法是760，对于轻量级AES128位算法是24.因此，与AES 128位算法相比，在轻量级AES-128算法中使用F8多路复用器的减量为96.84%。这种变化更多地体现在F8多路复用器的利用率上，因为混合列处理的减少。随着mix列的移除，在轻量级AES算法中消除了此步骤中涉及的所有处理，因此F8 Mux的输入和输出发生了显着变化。传统算法和轻量级算法的IOB没有变化，因为输入和输出位的总数在两种算法中是相同的; 128.轻量级AES 128位算法与传统AES128位算法的比较分别在表4和图9b. 在Kintex-7 FPGA上对这两种算法进行分析时，可以观察到传统AES 128位算法的切片LUT利用率为9531，而轻量级AES 128位算法的切片LUT利用率为9468，因此轻量级AES-128算法的切片LUT利用率比AES 128位算法减少了0.66%对于传统的AES 128位算法和轻量级算法，利用数K. Kumar等人/沙特国王大学学报3883图8.第八条。Artix-7和Kintex-7 FPGA的保持延迟时间表4用于Artix-7 FPGA的AES 128位和轻量级AES 128位的比较资源传统AES128位FPGA轻量级AES 128位切片LUT95169175IOB384384F7多路复用器21541194F8多路复用器76024图9.第九条。用于Artix-7 FPGA的AES 128位和轻量级AES 128位的比较AES的128位算法它是1194.因此，与AES 128位算法相比，在轻量级AES-128算法中使用F7多路复用器的减少量为44.56%。传统AES 128位算法的F8多路复用器利用率为760，而轻量级AES 128位算法的F8多路复用器利用率为24。因此，与AES 128位算法相比，在轻量级AES-128算法中使用F8多路复用器的减量为96.84%。这种变化更多地体现在F8多路复用器的利用率上，因为混合列处理的减少。 随着mix列的移除，在轻量级AES算法中消除了此步骤中涉及的所有处理，因此F8 Mux的输入和输出发生了显着变化。传统算法和轻量级算法的IOB没有变化，因为两种算法的输入和输出位的总数相同; 128.轻量级AES 128位与传统AES 128位算法的比较如表5所示在图10中分别示出。ii. 延迟-在a. Artix-7的建立延迟和保持延迟如下：表5Kintex-7 FPGA的AES 128位和轻量级AES 128位的比较资源传统AES128位FPGA轻量级AES 128位切片LUT95319468IOB384384F7多路复用器21541194F8多路复用器76024见图10。 Kintex-7 FPGA的AES 128位和轻量级AES 128位的比较。表6设置Artix-7 FPGA的延迟时间算法总延迟（ns）逻辑延迟（ns）净延迟（ns）重量轻704.385134.344570.259传统788.603137.215651.388见图11。Artix-7 FPGA的设置延迟时间比较。设置延迟-当针对Artix- 7 FPGA分析这两种算法时，轻量级AES算法的总设置延迟为704.385 ns，而传统AES算法为788.603 ns，因此总建立时间延迟减少了10.68轻量级AES算法。轻量级AES算法的逻辑延迟和净延迟分别为134.344 ns和570.529 ns;传统AES算法的逻辑延迟和净延迟分别为137.215 ns和651.388 ns。因此，轻量级AES算法的逻辑延迟减少了2.09%，净延迟减少了12.45%。AES 128位和轻量级AES 128位算法的设置延迟时间分别在表6和图11由于省略了混合列步骤，轻量级AES算法的时间延迟明显减小。3884K. Kumar等人/沙特国王大学学报表7Artix-7 FPGA的保持延迟时间。表8设置Kintex-7 FPGA的延迟时间算法总延迟（ns）逻辑延迟（ns）净延迟（ns）算法总延迟（ns）逻辑延迟（ns）净延迟（ns）重量轻78.36820.95757.411重量轻236.17958.773177.406传统94.80821.26973.54传统569.27775.30493.968见图12。Artix-7 FPGA的保持延迟时间比较。图十三. Artix-7 FPGA的设置延迟时间比较。保持延迟-轻量级AES 128位算法的总保持延迟为78.368 ns，传统AES 128位算法的总保持延迟为94.808 ns。与传统AES 128位算法相比，轻量级AES 128位算法的总保持延迟时间减少了17.34%。轻量级AES算法的逻辑延迟和净延迟分别为20.957 ns和57.411 ns;传统AES算法的逻辑延迟和净延迟分别为21.269 ns和73.54 ns。因此，轻量级AES算法的逻辑延迟减少了1.46%，净延迟减少了21.93%。AES 128位和轻量级AES 128位算法的保持延迟时间分别如表7和图12由于消除了混合列阶跃，轻量级AES算法的时间延迟明显减小。b. Kintex-7的建立延迟和保持延迟如下：设置延迟-针对Kintex-7 FPGA分析两种算法时。轻量级AES算法的总建立延迟为236.179 ns，而传统AES算法为569.277 ns，因此对于轻量级AES算法，总建立时间延迟轻量级AES算法的逻辑延迟和净延迟为58.773 ns，传统AES算法的逻辑延迟和网络延迟分别为75.30 ns和493.968 ns。因此 ， 轻 量 级 AES 算 法 的 逻 辑 延 迟 减 少 了 21.94% ， 净 延 迟 减 少 了64.08%。AES 128位和轻量级AES 128位算法的设置延迟时间分别在表8和图13由于省略了混合列步骤，轻量级AES算法的时间延迟明显减小。保持延迟-轻量级AES 128位算法的总保持延迟为25.33 ns，传统AES 128位算法的总保持延迟为70.756 ns。与传统AES 128位算法相比，轻量级AES 128位算法的总保持延迟时间减少了64.20%。轻量级AES算法的逻辑延迟和净延迟分别为15.656 ns和9.671 ns，而传统AES算法的逻辑延迟和净延迟分别为17.331 ns和53.423 ns。因此，轻量级AES的逻辑延迟减少了9.66%表9Kintex-7 FPGA的保持延迟时间。算法总延迟（ns）逻辑延迟（ns）净延迟（ns）重量轻25.3315.6569.671传统70.75617.33153.423见图14。Artix-7 FPGA的保持延迟时间比较。算法的网络延迟降低了81.89%。AES 128位和轻量级AES 128位算法的保持延迟时间分别如表9和图14由于消除了混合列阶跃，轻量级AES算法的时间延迟明显减小。5. 结论本文提出了一种利用改进的轻量级AES算法对对等通信中的语音信号进行加密的思想。 该算法在大多数方面与传统AES算法相似，但并不意味着使用传统AES算法中使用的混合列。改进的轻量级AES 128位算法的实现是K. Kumar等人/沙特国王大学学报3885在VIVADO工具中模拟和合成在Artix-7和Kintex-7 FPGA上对算法的结果进行了分析轻量级AES算法的计算是根据FPGA资源的利用率和算法的时延来完成的。结果表明，改进后的轻量级AES 128位算法在Artix-7 FPGA上的建立延迟和保持延迟分别减少了10.67%和17.34%，在Kintex-7 FPGA上的建立延迟和保持延迟分别减少了58.51%和64.20%在轻量级AES算法中，由于消除了混合列步骤，延迟较小混合列的减少减少了较少的逻辑运算要求。从而降低了轻量级AES算法的时间复杂度该模型可用于语音通信和模拟数据的加密.未来的工作是实现完整的系统，包括模拟到数字转换器，ASIC设计的这个建议的模型，和硬件锁，可以保护语音到语音通信。竞争利益作者声明，他们没有已知的竞争性财务利益或个人关系，可能会影响本文报告的工作。引用Kak，S.C.，1983年8月模拟信号加密概述。在：IEE Proceedings F-Communications，Radar and Signal Processing，Vol. 130，No. 5 IET，pp. 399- 404Daemen，J.，Rijmen，V.，2000.高级加密标准（AES），2001年。Rijndael，1820，277易卜拉欣，M.，汗，S.，哈立德，U. B 2014.对称算法综述：比较分析。arXiv预印本arXiv：1405.0398。Mohsin ，A.H.，Zaidan ，A. A. ，Zaidan，B. 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