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ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月+Ⓧ单层晶体管SRAM:低功耗、高密度存储系统JOYDEEP RAKSHIT和KARTIK MOHANRAM,匹兹堡大学RUNLAI WAN,KAI TAK LAM,JING GUO,佛罗里达大学盖恩斯维尔分校基于垂直异质过渡金属二硫属化物(TMD-CFFET)和平面黑磷FET(BPFFET)的单层异质结FET已经表现出优异的亚阈值摆幅、高ION/IOFF和高可扩展性,使它们成为后CMOS存储器设计的有吸引力的候选者。本文结合SRAM电路设计和仿真,探讨了TMDCFET和BPFET SRAM的原子自洽器件模型设计我们进行详细的评估TMDCFET/BPFET SRAM在一个单一的位单元和SRAM阵列级。我们的模拟结果表明,在低工作电压下,TMDCFET/BPFET SRAM表现出显着的优势,在静态功耗,动态读/写噪声裕度,和读/写延迟标称16纳米CMOS SRAM的位单元和阵列级实现。我们还分析了工艺变化对TMDCFET/BPFET SRAM性能的影响。我们的模拟结果表明,TMDCFET/BPFET SRAM表现出高容忍度的工艺变化,这是理想的低工作电压。CCS概念:硬件→静态内存;内存和高密度存储;附加关键词和短语:单层FET SRAM,静态功率,噪声容限,工艺变化ACM参考格式:Joydeep Rakshit,Kartik Mohanram,Runlai Wan,Kai Tak Lam,and Jing Guo.2017年。单层晶体管SRAM:走向低功耗、高密度存储系统。J. Emerg.技术计算。系统13,2,第18条(2017年3月),28页。DOI:http://dx.doi.org/10.1145/29676131. 介绍静态功率是当前技术节点系统功率的主要组成部分[ITRS 2011]。静态随机存取存储器(SRAM)占据芯片面积的50%以上,是处理器静态功耗的主要贡献者[Zhang et al. 2005;Pavlov and Sachdev 2008]。 已经探索了多种技术来降低SRAM的静态功率,诸如睡眠晶体管[Zhang等人2005]、多阈值电压[Hamzaoglu等人2000]、虚拟接地[Sharifkhani和Sachdev 2007]、DRG高速缓存[Agarwal等人2002]等。18这项工作得到了美国国家科学基金会CCF-1217738的资助这项工作是在2015年设计自动化会议(DAC)作者地址:J. Rakshit和K. Mohanram(通讯作者),欧洲经委会部,大学,匹兹堡市,1238 BenedumHall , Pittsburgh , PA 15261; 电 子 邮 件 : joydeep. pitt.edu , kartik 。 mohanram@gmail.com 和kmram@pitt.edu; R.Wan,K.T. Lam和J.佛罗里达大学电气与计算机工程系,551新工程楼,P.O.Box116130,Gainesville,FL 32611-6130; email:{wanrunlai,lamkt,guoj}@ ufl.edu.允许制作部分或全部本作品的数字或硬拷贝供个人或课堂使用,不收取任何费用,前提是复制品不以营利或商业利益为目的制作或分发,并且复制品在第一页或显示器的初始屏幕上显示此通知以及完整的引用。本作品的版权归ACM以外的其他人所有,必须予以尊重。允许使用学分进行摘要复制,再版,张贴在服务器上,再分发到列表,或在其他作品中使用本作品的任何组成部分,需要事先特定的许可和/或费用。可向出版部索取,ACM,Inc.2 Penn Plaza , Suite 701 , New York , NY 10121-0701 USA , 传 真 : 1 ( 212 ) 869-0481 , 或permissions@acm.org。c 2017 ACM 1550-4832/2017/03-ART18 $15.00DOI:http://dx.doi.org/10.1145/2967613ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月∼××××××18:2 J. Rakshit et al.Ning 1998]。此外,系统的电压可扩展性主要受到SRAM单元在低电压下的稳定性的限制[Alioto 2012]。为了克服这些限制,正在探索具有较低亚阈值斜率的新器件。二维原子薄单层材料,如过渡金属二硫属化物(TMDC)和黑磷(磷烯),作为超CMOS纳米电子学的潜在材料,已经引起了大量的研究兴趣[Jariwala等人,2014; Das等人 ,2014; Li 等 人 ,2014; Xia 等 人 ,2014] 。 这 些 材料 具 有 宽带 隙 (12 eV ) 、 高ION/IOFF、高ON电流密度、低亚阈值斜率(<60 mV/dec)和漏极电流饱和[Lam等人,2014 a,2014 b]。与硅相比,单层性质能够实现更好的静电调制,并导致更好的可扩展性[Lam等人,2014 b]。这些特性使这些器件成为在亚20 nm节点的低功耗应用中取代CMOS的有吸引力的候选者。本文提出了一个广泛的评估静态功率,稳定性和性能的SRAM的基础上,这些单层场效应管。在这篇文章中,考虑了由单层材料组成的两种晶体管:(i)过渡金属二硫属化物FET(TMDCFFET),具有由双独立栅极控制的一个n型(MoS2)和一个p型(WTe2)TMDC 单 层 的 垂 直 异 质 结 [Lam 等 人 , 2014 b] , 以 及 ( ii ) 平 面 单 层 黑 磷 FET(BPFFET),具有由两个耦合栅极控制的黑磷单层[Lam等人,2014 b]。2014年a]。 在这项工作中,使用原子自洽器件模拟来模拟TMD-CFRENT和BPFRENT。这些严格的模拟提供了本征TMDCFFET和BPFFET的I-V和Q-V数据,这些数据被集成到基于查找寄生,如电容和接触电阻被集成到模型中,以捕捉制造的设备代表的外部对TMDCFET和BPFET SRAM的静态功耗、读写延迟以及动态读噪声容限(DRNM)和动态写噪声容限(DWNM)进行了评估,并将结果与基线16 nm CMOS SRAM以及使用读/写辅助技术的16 nm CMOS SRAM进行了比较,以解决较小技术节点中的缩放挑战。本文主要有以下四个方面的贡献。首先,我们提出了一个比较研究的静态功率,读稳定性和可写性,和读/写延迟的CMOS,TMDCFET,和BPFET SRAM在一个单一的位单元的粒度仿真结果表明,在低于0.5V的工作电压范围内,TMDCFET和BPFET SRAM的静态功耗比CMOS SRAM分别平均提高了6个和1个数量级接着,我们比较了在等效负载下,CMOS、TMDCFET和BPFET SRAM的读稳定性和可写性,并以它们的DRNM和DWNM为特征。TMDCFET和BPFET SRAM在低工作电压下的稳定性和可靠性都优于CMOS SRAM。仿真结果表明,在0.5V以下,TMDCFET SRAM的DRNM和DWNM平均比CMOS SRAM提高了15.8%和6.6%类似地,平均而言,与CMOS SRAM相比,BPFET SRAM的DRNM在低于0.5V时显示出5.1%的改进,并且BPFET SRAM的DWNM在低于0.5V时显示出0.5随后,我们提出了一个比较的读和写延迟的CMOS,TMDCFET,和BPFET SRAM的等效负载。在0.5V以下,TMDCFET SRAM的平均读写延迟分别比CMOS SRAM好89和4.25同样,在0.5V以下,BPFET SRAM的读和写延迟分别比CMOS SRAM好99和1.5总之,TMDCFET和BPFET SRAM在静态功率分布和低工作电压下的读/写性能方面明显优于标称CMOS SRAM其次,我们遵循使用读/写辅助(RA/WA)技术的常见做法,以提高规模的CMOS节点的低电压SRAM的单元稳定性和性能。在这项工作中,我们评估了四种领先的RA/WA技术[Pilo et al.单层晶体管SRAM:低功耗、高密度存储系统十八ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月××2007;Chandra 等人 ,2010;Zimmer等人 ,2012;Nalam 等人 ,2011]用于 标称 CMOSSRAM , 使 其 与 TMDCFET 和 BPFET SRAM 竞 争 模 拟 结 果 表 明 , 在 0.5V 以 下 ,TMDCFET SRAM的DRNM和DWNM分别与最佳辅助读和最佳辅助写CMOS SRAM相当。然而,当分别与最佳读辅助CMOS SRAM和最佳写辅助CMOS SRAM相比时,BPFET SRAM的DRNM和DWNM都较低总之,只有TMDCFET SRAM在低工作电压下保持其优于读/写辅助CMOS SRAM的优势然而,还应当注意,读辅助和写辅助技术呈现出额外的设计复杂性,并且具有用于实现的面积开销,这对于标称TMDCFET和BPFETSRAM是不存在第三,我们进行了详细的阵列级研究TMDCFET和BPFET SRAM,由以前的工作,以确定一个统一的最佳阵列设计的指导下,并分析如何在存储器阵列级的影响,表现出的改进TMDCFET/BPFET SRAM CMOS SRAMs在前面的部分为了在阵列级准确地捕获TMDCFET/BPFET SRAM的性能,我们对所有SRAM设计进行了详细的位线电容估计,并将其纳入SRAM仿真框架,取代了我们在单位单元评估中考虑的1fF的均匀位线电容。我们的模拟结果表明,平均而言,低于0.5V,TMDCFET/BPFET SRAM的读延迟的优势超过标称CMOS SRAM的提高到251 /303,而静态功耗,读稳定性和可写性的改善,以及写延迟保持不变。总之,TMD- CFET/BPFET SRAM在阵列级保持了其优于CMOSSRAM的优势。最后,我们分析了工艺变化对TMDCFET和BPFET SRAM的静态功耗、读稳定性和可写性以及读/写延迟的影响据我们所知,没有已发表的工作报告在工艺变化下TMDCF和BPF我们使用亚20纳米CMOS器件的阈值电压变化数据来评估TMDCFET和BPFET在工艺变化下的鲁棒性。模拟结果表明,在3 σ阈值下,TMDCFET和BPFETSRAM的静态功耗、读稳定性和可写性以及读/写延迟的标准偏差均在10%电压变化30%。总之,TMDCFET和BPFET SRAM在低电源电压下,在单个位单元和阵列级别上都优于CMOS SRAM,并且是相同的我们希望TMDCFcirp和BPFcirp在逻辑电路中也能表现出本文是Rakshit et al.[2015]的扩展版本,组织如下。第2节提供了TMDCFRST和BPFRST的背景,并描述了电路设计的集成仿真框架。第三节总结了TMDCFET和BPFET SRAM 的 技术 探 索 结果 。 第4 节 针对 标 称 TMDCFET 和BPFET SRAM 评 估RA/WA CMOS SRAM。第5节介绍了在阵列级的TMDCFET/BPFET SRAM的研究。第6节简要比较了TMDCFET和BPFET SRAM。第七节是结论。2. TMDCFETS/BPFETS:背景基本单层FET集成了一层或多层相同或不同的单层材料,其用作夹在衬底和栅极绝缘体或两个栅极绝缘体之间的沟道材料。栅极绝缘体顶部上的栅极端子调制沟道区的导电性,从而控制FET的两种类型的FET,TMDCFFET和BPFFET,十八J. Rakshit等人ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月=Fig. 1. (a)垂直TMDCFET装置。(b)外部TMDCFET电路模型,端子上显示接触电阻和寄生电容。图二. (a)平面BPFET器件。(b)外部BPFET电路模型,端子上显示接触电阻和寄生电容。已经提出并研究了结构[Lam等人,2014 a,2014 b]。TMDCFET结构如图1(a)所示。TMDCFET由一个WTe2单层和一个MoS2单层构成,在两个介电常数为20的3nmHfO2层之间形成垂直异质结沟道WTe2/MoS2单层的部分之外的门控区域被假定为重掺杂,使得这些扩展区域在本征晶体管开关中变得无效BPFET结构如图2(a)所示平面BPFET的沟道材料为黑色磷化物(BP)单层,沟道材料为两层3nm的ZrO2层,栅绝缘层为κ25假设栅极完全控制BPFET并且忽略短沟道效应。2.1. I本节分别使用图3(a)和图4(a)中的曲线图讨论TMDCF和BPFCF的一般ID-VTMDCFET:在实践中,可以用单个TMDCFET实现p型和n型特性使用顶栅作为开关栅获得p型行为对于p型行为,固定非开关底栅处的电压(VBG)以将MoS2层静电掺杂为n型。类似地,在n型切换期间,非切换顶栅处的电压(VTG)被固定以掺杂WTe2层,p-typee. 对pTMDCFETs(VBG=20.3V)和nTMDCFETs(VTG=-0.5V)两种情况下的ION均数量级为10 μ A μ m −2和10 4μ A μ m − 在|VDS|分别为0.2V和0.6V。的在0.2V和0.6VV VDS时,nTMDCFORE的IOFF约为10−10μ Aμ m−2。当VDS从-0.2V改变时,pTMDCFVdd的IOFF从10−6μAμ m−2增加到1μ Aμ m−2单层晶体管SRAM:低功耗、高密度存储系统十八ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月||||×||||||图三. (a)TMDCFETID-V当VDS为0.2V和0.6V时,nTMDCFORE和pTMDCFORE的ION分别为102μ Aμ m−2和104μ Aμ m−2。在-0.2V和-0.6VV的VDS下,nTMDCFORE的IOFF为10−10μ Aμ m−2,而pTMDCFORE的IOFF分别为10−6μ Aμ m−2和1μ Aμ m−2增加V_DS会导致pTMDCF的I_OFF显著增加(b)pTMDCFETID与VBG的关系。IOFF随着VBG的增加而增加,从而使ION/IOFF比恶化并增加静态功率。见图4。(a)BPFETID-V当VDS为0.2V和0.6V时,nBPFQs和pBPFQs的ION分别为103μ Aμ m−1和104μ Aμm−1。nBPF和pBPF的IOFF均为10−1μAμ m−1。(b)X方向和y方向pBPFf的ID的比较x方向pBPFFET的ION是y方向pBPFFET的2-3倍,因此在实际应用中可提供更高的-0.6V。图3(b)示出了在-0.2V V V DS下,底栅电压(V BG)为0.02V、0.05V和0.3V时,pTMDCFiS的ID-V注意,IOFF随着VBG的增加而增加,从而降低ION/IOFF并增加静态功率。VBG的增加增加了MoS2层中的载流子浓度,从而增加了IOFF。BPFET:pBPFFET和nBPFFET的I ON分别为10 3μ A μ m −1和10 4μ A μ m −1(VDS为0.2V和0.6V)。对于nBPF和pBPF,IOFF均为10−1μ Aμ m−1量级。请注意,在图4(a)中,0.2V和0.6VV VDS的曲线重叠。黑磷具有高度各向同性的能带结构[Lam等人,2014a],对于正交传输方向,即x方向(扶手椅方向)和y方向(Z字形方向)具有不同的载流子迁移率。电子和空穴在x方向上的有效质量为0. 17米,0。16 m0,而在y方向上的那些是1。20米0和6。49 m0,其中m0是自由电子的质量[Lam et al. 2014 a]。由于有效电子质量从x方向到y方向BPFx的增加,载流子速度降低,从而ION从x方向到y方向BPFx降低。图4(b)绘制了x和y方向pBPFFET的ID-VGx方向pBPFx的ION是y方向pBPFx的ION的2-在本文的其余部分,我们只考虑x方向的BPF,因为它的高ION,导致更快的电路。十八J. Rakshit等人ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月H kt,k b2.2. 电路模拟与设计由于目前还没有TMDCFFET和BPFFET的紧凑模型,我们建立了一个基于查找这些Verilog-A模型使用一阶电流-电压-电荷微分方程来表征晶体管的DC和瞬态行为。该方法适用于准确且有效地对这些新兴器件进行Singh等人[2010],Yang和Mohanram [2011],Choudhury等人[2008]和Yang等人[2010])。本文采用原子自洽器件模拟技术对本征TMDCFs和BPFs进行了模拟。原子自洽器件模拟技术是成熟的器件模拟方法,经常用于对纳米级新兴器件进行建模,其中紧凑的模拟模型尚未开发。对这些模拟技术的详细讨论超出了本工作的范围,我们参考Datta[2005]和Lundstrom和Guo[2006]对该主题进行了广泛的讨论这些模拟技术已被证明与其他新兴器件的制造器件的实验测量结果非常一致[Choudhury等人,2008; Yang等人,2010; Yang和Mohanram,2011]。器件模拟提供了ID(VG,VD)和Q(VG,VD)数据,这些数据用于填充VGS和VDS从0V到0.8V的离散步长的在本节的其余部分,我们简要总结请注意,目前不可能证明纳米长度TMDCFET和BPFET器件的建模和实验数据之间的比较,考虑在这项工作中。国家的最先进的制造TMDCFsFET和BPFsFET的通道长度在微米的顺序,但是,我们在这项工作中模拟纳米尺度的设备。因此,我们没有纳米尺度的实验数据可供比较。还要注意的是,我们已经使用实验数据来估计外部效应(接触电阻和寄生电容)从微米级器件在我们的模拟,以反映外部效应,是不可避免的制造设备。我们观察到TMDCFs和BPFs的制造技术的快速进步我 们 相 信 , 随 着 对 2D 晶 体 管 的 所 有 积 极 研 究 兴 趣 [Liu et al.2014;Haratipour etal.2015;Ryder等人2016年],纳米TMDCFs和BPFs将在不久的将来报道。单层WTe 2-MoS 2垂直异质结晶体管:WTe 2和MoS 2单层中的载流子统计方程使用泊松方程以电容模型的形式自洽求解[Kumar等人,2012]。源极-漏极电流I使用Landauer-Buttiker公式计算[Datta1997]:I= gse.+ ∞Ttb(E)[ft(E)− fb(E)]d E,(1)其中gs是自旋简并因子,e是电子电荷,h是普朗克常数,T tb(E)是顶层中波矢量为k t的波态与底层中波矢量为k b的波态层间耦合被认为是弱的层内结合相比,在模拟中单层黑磷晶体管:单层BPFET的弹道器件性能通过采用流行的势垒顶部方法获得[Rahman et al. 2003年]。用从头算方法计算了单层黑磷的E-k关系−∞单层晶体管SRAM:低功耗、高密度存储系统十八ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月2模拟基于密度泛函理论(DFT)与先进的泛函。使用以下公式将电流II=q+∞v(E)D(E)[f(E-EFS)-f(E-EFD)]dE,(2)−∞其中q是基本电荷,v(E)是根据E-k关系计算的载流子速度,D(E)是根据能带结构计算的态密度,f(E)是费米-狄拉克分布。2.3. 外部效应寄生电容和接触电阻等外部特征是制造器件的特征,它们是影响缩放器件电路性能的主要因素之一[Balasubramanian等人,2003]。为了捕获制造的器件上的非本征效应,通过在本征FET端子周围添加寄生电容和接触电阻来对非本征TMDCFFET和BPFFET进行建模,如图1(b)和2(b)所示。我们利用最近的实验数据和建模结果来估计这些外在的功能,并在下面的文本中,我们展示了这些外在的功能,为我们的纳米器件的评价方法,从微尺度器件的实验数据。2.3.1. TMDCFET外部效应TMDCFET接触电阻的出现是由于金属接触和TMDC单层之间的肖特基势垒的主要的TMDCFET寄生电容是由于栅极和漏极/源极端子的侧壁之间的边缘电场接触电阻:我们采用最近工作中报道的200▲μm的接触电阻率[Kappera et al.2014],用于评估本工作中考虑的纳米级TMDCF的接触电阻Kappera等人[2014]中报告的值是针对微尺度器件的,我们采用线性缩放来获得纳米级TMDCFET的接触电阻。因此,对于具有32nm沟道宽度的TMDCFET,每个端子处的接触电阻为200μ m除以0.032μ m(即,6.25k▲)。寄生电容:垂直TMDCFET,如图1(a)所示,具有类似于双栅MOSFET的结构,具有极薄的半导体主体。边缘电容是这些器件的主要寄生电容[Bansal等人,2005]。Bansal等人[2005]在优化的16 nm器件模型中报告了0.05fFμ m−1的边缘电容值。由于该值是针对优化的器件模型导出的,因此我们采用比例因子为10的该值(即,0.5fFμ m−1)来解释制造器件中的非理想性。我们利用线性缩放来获得纳米级器件的值。因此,对于具有32 nm沟道 宽 度 的 TMDCFET , 每 个 端 子 处 的 寄 生 电 容 为 0.5fFμ m-1 乘 以 0.032μ m ( 即 ,16×10−3fF)。2.3.2. BPFET外部效应。BPFET的接触电阻,类似于TMDCFET,由于金属接触和BP单层之间的肖特基势垒的形成而产生。接触电阻随不同的金属触点而变化。BPFET的寄生电容也是由于栅极侧壁和漏极/源极端子之间的边缘电场而产生的接触电阻:报告的BPFET接触电阻的最低实验数据为1.14▲ mm [Haratipour et al.2015年]。 我们采用线性缩放来获得纳米器件的接触电阻。因此,每个端子处的接触电阻十八J. Rakshit等人ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月×图五、6 T-SRAM位单元电路。图中还突出显示了亚阈值泄漏路径对于具有32 nm沟道宽度的TMDCFET是1.14▲ mm除以32 × 10- 6 mm(即,三十五6k▲)。请注意,之前计算的值非常高,这会将驱动电流降低到可忽略的幅度,并抑制FET的正常开关行为然而,在研究界中存在缩小这种高接触电阻率的积极兴趣(例如,Liu等人[2014]和Haratipour等人[2015]),并且我们预计随着BP器件技术变得更加成熟,接触电阻将按比例缩小,使得纳米级特征尺寸下的有效电阻在1- 5 k ▲范围内此外,我们应该注意到,目前技术节点中的纳米级CMOS晶体管具有0.1- 1 k ▲的接触电阻因此,为了保持优于CMOS晶体管的优势,纳米级BPFET接触电阻至少应在纳米级CMOS接触电阻的范围内,并且我们期望工艺技术的发展实现这一目标。在这项工作中,BPFET的接触电阻被假定为2k▲寄生电容:与TMDCFET类似,如图2(a)所示的平面双栅BPFET具有与双栅MOSFET类似的结构,具有极薄的半导体主体。因此,我们也可以采用第2.3.1节中计算的BPF寄生电容值(即,16×10−3fF)。3. TMDCFET/BPFET SRAM的评价在这一节中,我们提出了一个比较研究的静态功率,读稳定性和可写性,读/写延迟,和面积的经典6 T-SRAM位单元的三种技术:CMOS,TMDCFET和BPFET。我们使用高性能(HP)和低功耗(LP)16 nm预测技术模型(PTM)[ASU 2012]来实现CMOSSRAM , 并 使 用 第 2 节 中 介 绍 的 TMDCFET 和 BPFET 非 本 征 模 型 来 实 现 单 层 FETSRAM。经典的6 T-SRAM单元电路如图5所示。数据存储在节点“Q”和“QB”处的SRAM单元中。存取晶体管M3和M6用作到节点Q和QB的存取端口以用于读取和写入操作。 对于pTMDCFET,底栅电压为0.02 V,对于nTMDCFET,顶栅电压为-0.5 V [Lam等人,2014 b]。所有设计的电容均为1fF。SRAM大小是SRAM设计的一个非常重要的方面,因为它会影响SRAM位单元的性能,任意大小可能会导致次优性能。有三种不同类型的晶体管可以调整大小以优化SRAM位单元:下拉nFET(M1、M4)、nFET存取晶体管(M3、M6)和上拉pFET(M2、M5)。可以调整的两个晶体管尺寸是其沟道长度和宽度。在以下部分中,我们讨论沟道长度和沟道宽度对静态功率、读稳定性和可写性的影响,单层晶体管SRAM:低功耗、高密度存储系统十八ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月×=L≈= ×见图6。(a)CMOS、TMDCFET和BPFET SRAM在不同VDD下的静态功率比较。平均而言,TMDCFETSRAM在低于0.5V时分别比HP-CMOS和LP-CMOS SRAM降低了6个和2个数量级。平均而言,BPFET SRAM在0.5V以上的静态功率上比HP-CMOS降低10,而比LP-CMOS没有改善。静态功耗的改善源于TMDCFFET和BPFFET的IOFF比16nm CMOS相对较低。(b)TMDCFET SRAM在不同VBG下的泄漏功率比较。最佳的静态功率降低出现在VBG0.02V。这表明静态功率随着VBG的减小而减小。读 / 写 延 迟 , 并 描 述 了 在 这 项 工 作 中 遵 循 的 调 整 方 法 , 以 确 保 公 平 比 较 CMOS ,TMDCFET和BPFET SRAM。3.1. 静态电源位单元的静态或泄漏功率取决于存取晶体管、上拉晶体管和下拉晶体管的泄漏电流沟道长度(L)对漏电流(I_OFF)有相反的影响,而沟道宽度(W)对漏电流有直接的影响。在数学上,IOFFkW,其中k是常数。由于泄漏功率可以通过增加(减少)沟道长度来减少(增加),因此为了静态功率比较的公平性,我们对所有晶体管保持16nm的均匀沟道长度。图5表明,交叉耦合反相器中的pFET(M2)和nFET(M4)也会影响位单元的泄漏功率我们调整nFET和pFET的大小以实现平衡反相器,从而均衡它们对泄漏功率的影响根据CMOS 、 TMDCFET 和BPFET 的 nFET 和 pFET 的 驱 动 强 度 的 比 率 , 我 们 分 别获 得(WP/WN)为(3/1)、(1/3)和(1/1.4)比较LP-CMOS、HP-CMOS、TMDCFET和BPFET的静态功耗对于VDD从0.2V到0.8V变化的SRAM,位线在SRAM的保持阶段被箝位到VDD连接到存储0的节点的存取晶体管具有VDSVDD,这导致亚阈值电流流动。本研究亦量测交叉耦合逆变器之漏电流。图6(a)显示了CMOS、TMDCFET和BPFET SRAM在不同VDD下的静态功耗。平均而言,低于0.5V时,TMDCFET和BPFET SRAM的静态功耗比HP-CMOSSRAM分别提高了6个和1个数量级。与LP-CMOS SRAM相比,只有TMD-CFET SRAM在低于0.5V的静态功率方面显示出2个数量级的改进静态功率的改善源于TMDCFFET和BPFFET的IOFF比16 nm CMOS相对较低此外,TMDCFET SRAM表现出的改进高于BPFET SRAM。这可归因于TMDCFlO的IOFF比BPFlO低,如图3(a)和4(a)所示。对于TMDCFFET,漏电流部分地由背栅电压VBG调制,并且随着VBG的减小而减小。调谐VBG对TMDCFET SRAM静态功率的影响如图6(b)所示。VBG的降低导致TMDCFcP垂直沟道中载流子浓度的降低十八J. Rakshit等人ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月≈·== ×=== ×=并引起pTMDCFETID-VGS曲线的左移(参见图3(b)),从而增加其阈值电压。这导致泄漏电流的降低,从而导致静态功率的降低。3.2. 稳定性:动态噪声标记本节比较TMDCFET、BPFET和HP-CMOS SRAM的读稳定性和可写性,分别以DRNM和DWNM为特征。注意,此后不考虑LP-CMOS SRAM,因为LP-CMOS的高阈值电压(0.5V)排除了LP-CMOS电路在0.5V以下的操作(本工作中感兴趣的区域)。当在读操作期间SRAM状态中存在不期望的翻转时,发生读干扰故障。DRNM被定义为在读取操作期间节点之间的最小电压差[Dehaene等人,2007年]。写入失败的特征在于在写入周期中无法翻转SRAM单元的状态。DRNM和DWNM捕获读写操作的动态行为,因此是比静态噪声容限更好的测量方法,静态噪声容限假设无限大的脉冲。 在这项工作中,我们考虑临界字长(WL CRIT),定义为翻转SRAM状态所需的最小PWM脉冲,作为DWNM的度量[Wang et al. 2008]。DRNM和DWNM分别取决于SRAM位单元beta(β)和alpha(α)比率。β定义为反相器中nFET的宽度(WM1)与nFET存取晶体管的宽度(WM3)之比。更高的β表示更强的反相器nFET,导致更高的DRNM。α定义为反相器pFET的宽度(WM2)与nFET存取晶体管的宽度(WM3)之比更高的α表示更强的存取晶体管,导致更高的DWNM。传统的SRAM设计使用静态读噪声容限(SRNM)和静态写噪声容限(SWNM),以电压(mV)为单位测量,以表征读稳定性和可写性。对于通用SRAM的大小,选择α和β,使得SRNM和SWNM相等。相比之下,DRNM(以mV为单位测量)和DWNM(以时间单位(ps)为单位测量)可以捕获读取和写入操作的动态行为,并且与静态噪声容限(假设无限大脉冲)相比是更好的测量方法。然而,我们不能应用均衡DRNM和DWNM的方案来获得最佳的α和β。α和β的选择取决于SRAM位单元所需的DRNM和DWNM。由于我们提出了读稳定性和可写性的比较评估,我们不能根据DRNM和DWNM的预定义值来调整SRAM的大小,这违背了本研究的目的对于所有SRAM设计,我们认为β为1.5,以确保反相器中nFET的驱动强度与nFET存取晶体管的驱动强度之比相同然而,我们不能对所有CMOS、TMDCFET和BPFET SRAM都考虑相同的α,因为它们具有不同的pFET和nFET驱动强度比。CMOSSRAM:对于CMOS SRAM,我们考虑α 1.5。注意,nMOS(存取晶体管)与pMOS(反相器)的驱动强度的有效比为1.5/1(因为反相器是平衡的)。TMDCFET SRAM:nTMDCFET的驱动强度与pTMDCFET的驱动强度之比为1/3。因此 , 我 们 考 虑 α ( 3 1.5 ) 4.5 以 获 得 nTMDCFET ( 存 取 晶 体 管 ) 的 驱 动 强 度 与pTMDCFET(反相器)的驱动强度的有效比率为1.5/1,类似于CMOS SRAM。BPFET SRAM:nBPFET的驱动强度与pBPFET的驱动强度之比为1/1.4。因此,我们考虑α(1.5 1.4)2.1,以获得nBPFET(存取晶体管)的驱动强度与pBPFET(反相器)的驱动强度的有效比率为1.5/1,类似于CMOSSRAM。··单层晶体管SRAM:低功耗、高密度存储系统十八ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月××××见图7。 (a)CMOS、TMDCFET和BPFET SRAM在不同电源电压下的DRNM比较。 平均而言,TMDCFET和BPFET SRAM的DRNM分别比CMOS SRAM高15.8%和5.1%,VDD低于0.5V。这在低工作电压下提供了更好的稳定性和可靠性,这是低压操作的主要问题之一TMDCFET/BPFET SRAM相对于CMOS SRAM的改进主要来自TMDCFET/BPFFET所表现出的低亚阈值电流(IOFF)(b)在不同电源电压下,CMOS、TMDCFET和BPFET SRAM的DWNM(使用WLCRIT测量)比较。平均而言,TMDCFET和BPFET SRAM提供6.6和0.5的改善,分别超过CMOS SRAM的VDD低于0.5V,降低写故障的概率这种改进是由于TMDCFET/BPFET SRAM节点(Q和QB)电容较低和写入电流较高上述尺寸确定方法确保了跨CMOS、TMDCFET和BPFET SRAMs的存取晶体管与反相器nFET和pFET之间的驱动强度比相等,从而确保了比较的公平性请注意,为了实现前面讨论的α和β值,我们改变存取晶体管的宽度,保持反相器平衡。这导致在读取稳定性和可写性评估期间不同的存取晶体管宽度。我们采用这种调整方法来均衡CMOS、TMDCFET和BPFET SRAM在读(M3、M1)和写操作(M5、M6)期间有源晶体管的相对影响。这与传统的尺寸调整方案不同,在传统的尺寸调整方案中,反相器中的FET根据α和β进行尺寸调整,保持存取晶体管宽度恒定。请注意,一旦确定了特定的技术,我们就可以采用传统的规模调整方案来实现所需的DRNM和DWNM。DRNM:图7(a)显示了不同VDD时DRNM的变化。平均而言,TMDCFET和BPFETSRAM的DRNM分别比VDD低于0.5V的HP-CMOS SRAM高15.8%和5.1%对于TMDCFET和BPFET SRAM,更高的DRNM导致更高的读取稳定性,以防止读取干扰故障。TMDCFET/BPFET SRAM相对于CMOS SRAM的改进主要来自TMDCFET/BPFFET所表现出的低亚阈值电流(IOFF)。参考图5,在读操作期间,由于通过存取晶体管(M3)和下拉晶体管(M1)从预充电的PMOS(BL)放电,存储0(Q)的SRAM节点的电压(VQ)随着VQ增加,nFET(M4)栅极电压开始上升。现在,由于nFET的亚阈值电流,它开始对存储1(QB)的节点放电,降低其电压(VQB)。亚阈值电流越大,VQB越低,DRNM(VQB-VQ)也越低因此,TMDCFRAM/BPFRAM由于其低亚阈值电流而表现出比CMOS SRAM更好的DRNMDWNM ( WL CRIT) : 图 7( b )绘 制了 不同 VDD 时 CMOS 、 TMDCFET 和 BPFETSRAM的WL CRIT。TMDCFET和BPFET SRAM的WLCRIT的平均改善分别为6.6和0.5对于VDD低于0.5V的HP-CMOS SRAM。一低WLCRIT指示容易翻转SRAM单元的状态,即,十八J. Rakshit等人ACM Journal on Emerging Technologies in Computing Systems,卷。号132、第十八条,公布日期:2017年3月××××××见图8。(
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