全摆幅门实现的低功耗全加器设计及其性能比较

工程科学与技术，国际期刊19（2016）485全长文章基于GDI的全加器在节能算法中的应用Mohan Shoba*，Rangaswamy Nakkekee印度Puducherry 605014 Pondicherry大学工程与技术学院电子工程系AR T I C L EI N F OA B S T R A C T文章历史记录：收到日期：2015年6月9日收到日期：2015年8月25日2015年9月7日接受2015年10月12日在线发布关键词：加法GDI逻辑数字化设计全面展开加法是一种重要的算术运算，它是合成所有其他运算的基础。高性能加法器是专用集成电路设计中的关键部件之一本文设计了三种低功耗全加器，分别采用全摆幅与门、或门和异或门，以解决门扩散输入（GDI）逻辑中常见的阈值电压问题这个问题通常不允许全加器电路在没有附加反相器的情况下工作然而，这三个全加器都是使用全摆幅门成功实现的，其性能得到了显著改善。所提出的设计的性能进行了比较与其他全加器的设计，即CMOS，CPL，混合和GDI通过SPICE模拟使用45纳米技术模型。仿真结果表明，所提出的设计具有较低的能耗比所有的传统设计进行比较。© 2015 ， Karabuk University. Elsevier B. V. 制 作 和 托 管 这 是 CC BY-NC-ND 许 可 证 下 的 开 放 获 取 文 章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍加法器是在诸如数字信号处理（DSP）处理器、微处理器等的超大规模集成（VLSI）系统中广泛使用的电路元件它是许多其它运算如减法、乘法、除法和地址计算的核心在大多数的数字系统中，加法器位于关键路径上，它影响着整个系统的性能。因此，提高加法器便携式系统（如笔记本电脑）的爆炸式增长加强了低功耗微电子学的研究工作。背后的原因是电池技术的发展速度与微电子技术的发展速度不一样。只有有限的电量可用于移动系统。因此，我们认为，低功率设计已经成为主要的设计考虑[4]。超大规模集成电路（VLSI）技术的发展使得大多数计算密集型应用（如多媒体处理、DSP）的硬件实现能够提高运算速度。此外，随着需求的增加和便携式电子产品的普及，研究人员正在努力争取更小的硅面积，更高的速度，更长的电池寿命和更高的可靠性。数字运算的重要性在于全加器的设计。全加器的设计标准通常是多重的[5]。作为属性之一的trans-sistor count决定了系统* 通讯作者。联系电话：+91 7598308967。电子邮件地址：shobamalar@gmail.com（M.Shoba）。由Karabuk大学负责进行同行审查乘法器、算术逻辑单元（ALU）等算术电路的复杂性。功耗和速度是设计全加器时的另外两个重要标准。然而，它们之间存在着一种矛盾的关系。因此，功率延迟产品或每操作的能耗已被引入，以实现最佳的设计权衡。数字电路的性能可以通过适当地选择逻辑类型来优化。不同的逻辑风格倾向于以牺牲其他方面为代价来实现一个性能方面。逻辑风格在计算中间节点的方法上是不同的，晶体管计数的数量，尽管它们实现了相同的功能[6]。在静态CMOS、动态电路、传输门、GDI逻辑和Pass类中的许多全加器设计晶体管逻辑（PTL）在文献[7-12]中讨论具有互补上拉PMOS和下拉NMOS网络的公知静态CMOS加法器需要28个晶体管来产生和和进位输出。PTL是CMOS的替代品，并提供了更少的transis- tors的大多数功能实现。这可以减少总电容，这又将增加速度并降低功耗。然而，在基于PTL的设计中，输出电压由于跨输入和输出的阈值电压降而变化。这个问题可以通过采用互补通过逻辑（CPL）和摆动恢复PTL（SRPL）来解决。但由于需要互补输入信号，这些逻辑电路产生了较大的短路电流、较高的晶体管数目和使用传输门构建逻辑是另一种最小化复杂性的选择。参考文献13讨论了使用传输门实现的全加器设计。需要20个转-http://dx.doi.org/10.1016/j.jestch.2015.09.0062215-0986/© 2015，Karabuk University.由Elsevier B. V.制作和托管。这是CC BY-NC-ND许可证下的开放获取文章（http：creativecommons.org/licenses/by-nc-nd/4.0/）。出版社：Karabuk University，PressUnit ISSN （印刷版）：1302-0056 ISSN（在线）：2215-0986 ISSN（电子邮件）：1308-2043主 办可 在 www.sciencedirect.com上 在 线ScienceDirect可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：http://www.elsevier.com/locate/jestch486M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485Psistors;使用需要16个晶体管的传输函数加法器，晶体管数量的进一步减少也是可能的，这在参考文献14中进行了讨论。GDI逻辑[15]被引入作为CMOS逻辑的替代。它是一种低功耗设计技术，可以用较少的晶体管实现逻辑功能。GDI门在其输出端提供减小的电压摆幅，即输出高（或低）电压与VDD（或地）偏离阈值电压Vt。电压摆幅的减小有利于功耗。另一方面，在级联操作的情况下，这可能导致缓慢的切换。在低VDD操作，降级输出甚至可能导致电路故障. 因此，必须特别注意实现全面运转。本文提出了一种设计全摆幅与门、或门、异或门等数字电路的有效方法。在此基础上，提出了基于标准45 nm工艺的全摆幅门的三个全加器。三个建议的全加器设计的性能进行了比较，与其他加法器的基础上CMOS，CPL，混合和GDI逻辑引用的文献。本文的组织如下：第2节概述了GDI方法，并提出了它的优点和局限性。第三节讨论了三种基于全摆幅AND、OR和XOR门的全加器实现。第4节讨论了模拟结果，并与CMOS，CPL，混合和GDI为基础的设计进行了比较。结论在第5中得出。2. GDI逻辑基 本 的 GDI 细 胞 如 图 1 所 示 。 虽 然 它 类 似 于 一 个conventionalCMOS反相器的源极/漏极扩散输入的PMOS和NMOS晶体管是不同的。在传统的反相器电路中，PMOS和NMOS晶体管的源极和漏极扩散输入总是分别连接在VDD和GND电位。 另一方面，扩散端子充当GDI单元中的外部输入。它 有 助 于 实 现 各 种 布 尔 函 数 ， 如 AND ， OR ， MUX ，INVERTER，F1和F2，如表1所列。GDI门的主要缺点是阈值电压降.这降低了电流驱动，并影响门的性能。输出电压降低可以通过在输出端使用摆幅恢复缓冲器来补偿[16]。然而，在缓冲器中的反相器的存在增加了晶体管的数量，也增加了静态功耗时，它们被级联连接。在参考文献[15]中提出了一种多Vt技术来代替摆动恢复缓冲器.该方法在将发生电压降的地方利用低阈值晶体管，并且还利用用于反相器的高阈值晶体管。虽然这种混合阈值电压方法最小化了功耗，但它成为晶体管制造工艺的瓶颈参考文献17详细介绍了另一种使用超低功率二极管（ULPD）技术恢复基于GDI的全加器输出摆幅的方法。这种技术使MOS晶体管作为二极管工作，并使用8个额外的晶体管来提供全摆幅。它缓解了静态功耗的问题，作为一个传统的摆动恢复缓冲器，但仍然是在ULPD的制造中的复杂性问题是要考虑的。到目前为止提出的技术，以实现全摆幅在全加器输出要么增加晶体管的数量（超过一半的非全摆幅设计）或增加功耗，灰（使用缓冲器）。因此，需要一种通用的方法来设计门级的全摆幅，如AND、OR、XOR等。设计全摆幅门，随后使用所提出的门设计三个加法器;在下面的部分中讨论对全摆幅门的详细解释。3. 按性别分列的在本节中，我们将讨论三种建议的全加器设计，其特点是具有全摆幅逻辑的GDI，其目标是最大限度地降低电路复杂性，并在级联操作时实现速度。该策略是为了避免阈值电压损失的帮助下，全摆幅门。3.1. 全加器设计全加器[6]的逻辑函数可以表示为和AXOR BXORCCout AANDB BAND Cin AAND Cin（一）（二）G输出NFig. 1. 基本GDI细胞。表1使用GDI单元实现不同的逻辑功能。从Eqs。（1）和（2）需要三个基本门来实现该功能即，AND，OR，XOR。 如表1所示，门功能可以实现与两个晶体管（不包括- ing互补输入信号的反相器）和他们的晶体管电平图如图所示。 二、表2给出了这些门的工作特性。假设这两个投入有电压摆幅，输出电压，年龄受到不同的输入组合表2。从表2中，它的结论是输出电压是降级的阈值电压降为某些输入组合和tions。输出电压的降低随着级数的增加而显著增加。因此，设计充分表2使用GDI逻辑的AND、OR和XOR门的操作特性。A B AND OR XORNPG出来功能‘0’B一ABF1B‘1’‘1’B一AAA组 B组A + BABF2或和‘0’‘0’‘1’|V tp||V tp||VDD|VDD|VDD|VDDCB一AB公司MUX‘1’‘0’GNDVDD-V tnVDD-V tn‘0’‘1’一一不‘1’‘1’VDD-V tnVDD-V tnGNDM. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485487BBBAB一BAB一A+BAA.B(a)（b）（c）图二. （a）异或门（b）或门（c）与门。摆门是必要的，这将在下面的小节中讨论。3.2. 使用F1和F2功能的全摆幅AND、OR和XOR门常规的通用门，即NAND和NOR，可以用来实现任何逻辑表达式。同样，在GDI中，有两个函数可用，即F1（AB）和F2（A→B）来实现逻辑表达式。这两个功能也受到阈值电压下降的影响。参考文献中讨论了此问题的解决方案18. 在参考文献18中，摆幅恢复晶体管在输出端提供，以照顾阈值电压损失和原理图的与门，或和异或门使用F1和F2功能显示在图。3.第三章。它将AND和OR设计的晶体管数从2个增加到3个，但可以实现全摆幅操作表3给出了全摆幅下与门、或门和异或门的工作特性。基于F1和F2的AND和OR功能的实现需要3个晶体管，而基于CMOS的实现需要6个晶体管。因此，选择F1和F2的AND和OR门将是好的，因为晶体管（如PTL逻辑）的数量较少，也提供了vides像CMOS全摆幅。然而，基于F1和F2的XOR门实现缺乏基于CMOS的设计。原因可能是以下之一(i) 基于F1和F2的XOR门总共需要9个晶体管，这是GDI逻辑所需晶体管的两倍（没有全摆幅，需要4T），如图所示。3（c）. 因此，它切断了GDI逻辑的目标，即用最少的晶体管实现功能。(ii) 由于晶体管数量增加，XOR函数的总输入栅极电容（Cg）增加，因为Cg是输入所见的晶体管数量的直接函数。B一A.BA一(a)（b）第（1）款一一ABAB（c）第（1）款图三. 全摆幅门基于F1和F2（a）AND（b）OR和（c）XOR。BA+BB一个ABABBAB488M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485B表3全摆幅与门、或门和异或门的工作特性。一B和或XOR‘0’‘0’GNDGNDGND‘0’‘1’GNDVDDVDD‘1’‘0’GNDVDDVDD‘1’‘1’VDDVDDGND(iii) 中间节点可以稍微增加，这可能会导致许多毛刺，这些毛刺是功耗的来源。全摆幅与门和或门可以分别用F1和F2函数来实现，虽然不适合于异或门的实现，但其工作性能比常规设计要好但异或-异或非电路是各种算术电路中的基本构建块，它们提供一个中间输出以产生最终和并执行全加器。 另外，异或-异或非函数的重要性，如加法器和乘法器的实现，在参考文献19中有很好的探讨。因此，全摆幅XOR对于可靠地驱动连续级是必要的。3.3. 提出的全摆幅异或门本小节详细介绍了所提出的异或门，以实现全摆幅操作。它是实现三种全加器设计的基本模块之一，并以全摆幅异或门作为其中一个模块，对所设计的全加器的性能进行了研究。提出的异或门使用四个晶体管（不包括反相器的互补输入信号），以提供全摆幅的输出。图4所示为使用GDI逻辑的XOR门的设计，不带和带全摆幅。其目标是减少电路的复杂性，并实现更快的级联操作。在解释所提出的4T XOR的操作之前，先讨论基于GDI的XOR操作。为理解其工作而诅咒。• 逻辑当AB=00时，NMOS晶体管关断，PMOS晶体管导通。因此，输出大约为等于|Vtp|在输出端获得，其中Vtp是PMOS晶体管的阈值电压。然而，当AB=11时，NMOS晶体管- sistor变为ON，PMOS晶体管变为OFF，并在输出端传递地电位。• 逻辑当AB=01时，PMOS晶体管导通，NMOS晶体管关断。因此，VDD通过PMOS晶体管。相反，情况发生在AB=10时。在这种情况下，NMOS导通，PMOS关断，导致NMOS在输出端传递一个大约为VDD-V tn的不良图中异或电路的缺点。图4（a）中所示的电压差来自于内部节点由于阈值电压降而不具有全电压摆幅的事实。所提出的异或门的操作解释如下：现有的设计在两种情况下缺乏全摆幅操作， AB=00和10。文献中提出的技术直接使用供电轨VDD表示强“1”，V SS表示强“0”。但拟议的设计不使用电源轨无论是GND或VDD获得完美的输出。它使用输入，但只有适当的偏置的必要晶体管，这可能是PMOS或NMOS。这又将取决于输入电平，以减轻阈值电压损失，阈值电压损失发生在传统的XOR设计中。对于AB=00，晶体管P1（PMOS）、P3（NMOS）和P4（PMOS）导通。P3晶体管负责提供强“0”。同样，当AB=10时的另一种情况下，晶体管P2（NMOS）、P3（NMOS）和P4（PMOS）针对给定输入工作，其中P4将强“1”传递而在其它情况下，即AB=01和11，晶体管P3和P4不改变输出电势。因此，异或门的正确输出是用亲-造型设计3.4. 三种全加器设计GDI全摆幅全加器的设计可以借助于前一节讨论的全摆幅门如AND、OR和XOR来实现。这种设计完全消除了摆动恢复缓冲器，从而提高了性能。三种可能的全摆幅GDI全加器是A输出输出BB(a)（b）第（1）款见图4。 异或门（a）使用GDI逻辑和（b）提出的设计。B一P1P3P2BP4一M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485489图五、建议的全加器基于（a）设计1（b）设计2和（c）设计3。490M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485通过重写全加器设计表达式Eqs. （1）和（2），以适应全摆门。这些设计的表达式[Eqs. （3）-（8）]，其原理图见图1。 五、设计1全加器的Sum和Cout表达式在等式2中给出。分别为3和4。表4异或门的模拟结果。设计功率（毫微瓦）延迟（ps）晶体管计数能源（e-18J）和CinAXORCinAXNORBCoutAXORBCinAXORA（三）（四）包括在整个电路的功率和延迟计算设计1使用XOR输出作为计算的中间结果，把Sum和C去掉。和输出可以通过在输入中通过C复用XOR及其反相版本XNOR来获得。 该C出是通过多路复用的输入A和C中，其输出是由选择输入，即A和B输入的异或输出控制获得。关键路径上反相器的存在增加了整个电路的延迟。该设计简单，实现全加器功能总共需要18个晶体管。设计2 Sum和Cout表达式表示在等式2中。分别为5和6。这种设计可以通过XOR、AND和OR以及多路复用器模块PMOS晶体管的尺寸是NMOS晶体管尺寸的两倍。SPICE仿真采用45 nm工艺，VDD = 1.1 V，时钟频率为100 MHz。典型的晶体管尺寸，即，使用（W/L）p= 120 nm/45 nm和（W/L）n= 120 nm/45nm。所提出的异或门的模拟结果以及参考文献15、16、18中报道的现有设计如表4所示。在模拟的设计中，建议的XOR门outperf- forms在延迟，功耗，晶体管数量和能量方面。另一方面，在参考文献15、16、18中讨论的基于GDI的设计和提出的XOR门在所有方面都比基于CMOS的设计表现得更好提出的异或门的延迟改善得到和AXOR BXORCCoutCAANDB inAOR （五）（六）通过减少其关键路径上的晶体管数量参考文献15、16中讨论的XOR设计由于输出中存在缓冲器而具有更多延迟，而参考文献18中的XOR门具有更长的关键路径，这导致操作减慢在基于设计2的全加器的情况下，可以借助于AND和OR门来实现Cout功能。与门和或门分别基于F1和F2设计。通过进位输入C in来复用AND和OR操作有助于Cout的实现。对输入A、B和C的XOR运算实现Sum函数。它使用了22个晶体管来实现设计2的逻辑表达式。设计3通过考虑XOR、AND和OR门进行设计，并在Eqs中给出Sum和Cout设计表达式。（7）和（8）。在功耗方面，所提出的XOR门operates至少值，因为它没有直接的电源和接地轨之间的路径，这消除了直接短路电流。与文献报道的其他全摆幅异或门最后，就能量消耗而言，本文所提出的异或演算法较其他演算法为佳。因此，选择所提出的异或门作为算术电路中的基本模块，即全加器，将在提高性能指标方面获得优势，并且可以提供良好的和AXOR BXORCC输出AANDB异或C输入（七）（八）后续阶段的驱动能力。因此，perfor-曼斯分析建议全加器的设计，以及现有的全加器的调查，在即将到来的小节。设计3使用XOR模块，该模块起着重要的作用，因为可以通过对输入A、B和C进行XOR来实现Sum输出。 输出Cout是在AND和OR的帮助下获得的，之后是XOR门。与门和或门的实现可以借助于全摆幅F1和F2门来完成。基于GDI的F1和F2仅用3个晶体管就能实现AND和OR，而CMOS需要6个晶体管才能实现。中间的异或门输出用于计算C输出。因此，设计一个全加器总共需要23个晶体管。4. 仿真结果及比较本文提出了一种全摆幅异或门，并对其性能进行了分析。4.2. 单全加器的仿真结果以CMOS、CPL、混合逻辑为基础的全加器为例，与所提出的设计进行了比较。除了这些全加器之外，还考虑了参考文献15、16、18中讨论的基于异或门的CMOS逻辑由28个晶体管组成，被认为是比较的参考。它具有全电压摆幅和缓冲的Sum和Cout信号。CPL是PTL的变体，使用32个晶体管，提供互补和真实输出表5单全加器的仿真结果。与文献15、16、18中引用的现有工作进行了比较。在全摆幅的基础上设计了三个GDI全加器逻辑电源（毫微瓦）延迟（ps）晶体管计数能源（e-18J）EDP(e-28 J秒）本文讨论的与门、或门和异或门，在运算速度、功耗和电路等方面与文献中的其它加法器作了比较复杂性CMOS 975.645.1 20.8CPL 2680 38.8 32 103.9 40.3混合1613 35.2124 56.8 19.9Morgenshtein等人[十五]131041.32054.122.3Uma和达瓦赫尔万[16]168549.1320 82.7 40.64.1.异或门在仿真环境中，使用两个具有相同W/L的反相器来制作输出缓冲器。逆变器的功率和延迟CMOS547.323.21212.6Morgenshtein等人[十五]403.122.088.8[16]第十六话396.221.188.3Morgenshtein等人[18个国家]381.820.297.7建议的XOR283.67.562.1M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485491Morgenshtein等人[18个国家]146232.23047.115.2设计1927.937.861835.113.3设计2114026.872230.68.2设计3121636.572344.416.2492M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485表6全加器的功耗和延时分布的蒙特卡罗模拟结果设计功率延迟分钟最大平均值（μ）STD. Dev.（σ）μ/σ分钟最大是说STD. Dev.μ/σ（毫微瓦）（毫微瓦）（毫微瓦）（毫微瓦）（ps）（ps）（μ）（ps）（σ）（ps）CMOS893104197821.645.247.278.356.52.522.6CPL259935282721106.425.531.9129.745.99.94.6混合155025321677108.515.466.8970.1217.2115.81.9Morgenshtein等人[十五]108024451678293.05.738.555.044.22.915.2[16]第十六话15082065174680.521.746.158.250.32.222.8Morgenshtein等人[18个国家]22282557241251.047.228.349.177.73.820.4设计1870990930.218.949.238.554.644.42.220.2设计210841217114520.855.022.631.827.21.124.7设计310931212114621.453.535.449.641.12.119.5Sum和Cout信号。 它使用反馈晶体管提供全摆幅。使用CMOS和PTL的组合分别产生Sum和Cout的设计称为混合设计。它在这方面使用24个晶体管，位于CMOS和传输门之间。对于适用于全加器的所有可能的输入组合，测量平均功耗和最坏情况下的延迟。表5总结了单全加器的仿真结果。从表5中的结果，这是非常清楚的CPL逻辑consumes相对更多的权力，由于更多的晶体管，其设计所在混合设计的情况下，这同样表现以及与CMOS在延迟和功耗方面。然而，与CMOS相比，其设计需要减少的晶体管数量。而提出的三个基于GDI的全加器，特别是设计2，在延迟和能量延迟积（EDP）方面优于所有其他加法器这可能是由于输入和输出之间的路径上的晶体管数量减少而这也将导致Sum和C out节点处的寄生电容减小。这三种加法器的面积开销均低于传统的CMOS、CPL和混合加法器。然而，所提出的加法器，即设计2和设计3，与参考文献15、18中讨论的全加器相比，略微增加了晶体管数量。所有模拟加法器的性能指标，如延迟，功耗，能耗和工艺变化分析的详细讨论，在接下来的小节。4.2.1.延迟通过计算每次转换从输入电压摆幅的50%到输出电压摆幅的50%所花费的时间来测量延迟。最大延迟被视为最差情况延迟[17]。模拟加法器的延迟结果如表5所示。在三种加法器设计中，设计2具有最低的延迟，因为Cout和Sum是并行计算的。此外，由于所提出的XOR门的更好的驱动能力，设计2中的改进的延迟将已经产生。基于设计2的加法器设计比参考文献15、16、18中讨论的基于XOR的加法器分别快34.9%、45.3%和16.5%。反相器在设计1的关键路径中的存在导致设计在三个建议的全加器中具有更高的延迟。然而，设计3在延迟方面处于所提出的全加器的设计1和设计2之间参考文献15中基于XOR的全加器具有更大的延迟。参考文献15中基于XOR的全加器内部节点处的低输出电压导致驱动能力降低，从而导致更大的延迟。尽管参考文献16中讨论的设计在全摆幅下工作，但关键路径中缓冲器的存在减慢了工作速度。参考文献18中基于F1和F2门的加法器比参考文献15、16中的加法器以更多的晶体管计数为代价减少了延迟。然而，速度仍然低于所提出的加法器设计2。4.2.2.功耗加法器消耗的功率通过模拟计算，也在表5中列出。它揭示了三个建议的加法器消耗低功耗。在所提出的加法器，设计1消耗低功耗，因为它采用了建议的异或门，需要最少的晶体管数量比其他两个proposed设计。然而，它们的功耗仍然略高于设计1，其低于除基于CMOS的加法器之外的其它现有加法器。与参考文献15、16、18相比，设计1的节能百分比分别为29.2、44.9分别为36.54.2.3.能耗从模拟结果中，可以观察到，三个建议的全加器消耗少量的能量，这是可能的，由于在这些设计中的全摆幅门的存在这些门将只开关所需的晶体管的特定输入。因此，它们消耗更少的能量。在用于仿真的设计中，设计2以较少的能耗运行。设计2比CMOS、CPL和混合电路分别节能32.1%、70.5%参考文献16中的加法器由于缓冲而仅在输出级提供全摆幅，而中间节点像参考文献15中讨论的加法器一样受到电压降的影响。因此，加法器的能量消耗显著增加。关于参考文献18中基于F1和F2门的全加器，尽管它减轻了中间节点处的阈值下降，但由于设计所需的晶体管数量较多，总体能耗较高，如表5所示。设计2的EDP优于所有其他设计。4.2.4.工艺变化随着技术的进步，器件尺寸不断小型化，对电路进行工艺偏差分析是必要的.因此，进行蒙特卡罗模拟，以验证，idate所提出的设计具有鲁棒性，对全球和当地的工艺变化比现有的设计。全加器的功率和延迟分布的蒙特卡罗模拟结果如表6所示。本文给出了所提出的和现有的全加器功率分布的Monte Carlo模拟结果，如图1和图2所示。分别为6和7。μ/σ的值M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485493图六、 基于（a）设计1、（b）设计2和（c）设计3的所提出的全加器的功率分布的蒙特卡罗模拟结果。测量电路对工艺变化的灵敏度[18]，其中μ和σ分别表示平均值和标准差。μ/σ值越大的电路，其随工艺变化的变化越小从计算的μ/σ值可以看出，参考文献15中讨论的加法器在功率分布上有较大的变化，而本文设计2中提出的全加器用于蒙特卡罗模拟的加法器对工艺变化的敏感性的递减顺序为设计2、设计3、设计1、参考文献18中基于XOR的加法器、CMOS、CPL、参考文献16中基于XOR的加法器、参考文献15中基于XOR的混合和加法器。提出的全加器和现有全加器的延迟分布的蒙特卡罗模拟结果在图中示出，如图1和图2所示。分别为8和9。参考μ/σ值，由于工艺变化，在模拟的设计中有设计2、参考文献16中基于XOR的加法器、CMOS、设计1、参考文献18中基于XOR的加法器、设计3、参考文献15中基于XOR的加法器、CPL和混合。从延迟分布的μ/σ值来看，基于F1和F2门的全加器比基于CMOS的设计对工艺变化更敏感，如参考文献18所述。从延迟分布结果可以看出，基于混合电路的全加器具有较大的变化，而设计2的全加器具有较小的变化。可以得出结论，设计2加法器具有较高的免疫力的过程变化的延迟和功率分布。三个建议全加器的设计有优点，也有局限性。设计1是一个最佳的候选人的应用程序中，最小的晶体管数量和低功耗是一个设计要求- ment。设计2提供了较低的EDP和最小延迟，因此它可以适用于电池供电和实时应用。它494M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485图7.第一次会议。 基于（a）CMOS（b）CPL（c）Hybrid（d）XOR（参考文献15）XOR（参考文献16）和（f）XOR（参考文献18）的全加器功率分布的Monte Carlo仿真结果。M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485495图8.第八条。 基于（a）设计1、（b）设计2和（c）设计3的建议全加器的延迟分布的蒙特卡罗模拟结果。与设计1相比，晶体管数量略有增加。设计3位于设计1和设计2之间，并且提供比设计1更低的延迟。从所获得的结果，可以得出结论，cluded，所有三个设计操作的能量消耗比现有的加法器进行比较。因此，这些设计可以是实现节能算术应用的合适候选者。5. 结论在本文中，提出了三个全加器的设计，使用少至20个晶体管每一位。该设计采用全摆幅XOR、AND和OR门，以缓解阈值电压问题，并增强级联操作的驱动能力。增强的驱动能力也有利于更低的电压和更快的操作，从而导致更少的能耗。所提出的设计与现有的加法器电路进行了模拟，使用SPICE仿真工具在45纳米技术。比较完成在功耗、传播延迟、晶体管计数、能量和EDP方面与文献中提出的其他设计相比，所提出的三种设计具有较低的能耗。采用蒙特卡罗模拟方法研究了电路的工艺偏差分析从Monte Carlo模拟结果，它被发现，建议的加法器的基础上设计2可以可靠地工作，并有更高的容忍度对工艺变化比以前报道的加法器在文献中。因此，这些建议的设计可能适合于低能量和高速VLSI电路应用。确认这项工作得到了印度大学资助委员会（UGC）在青年研究奖学金（JRF）计划下的部分支持。作者要感谢VIT大学，Vellore，印度，提供支持，在集成电路设计实验室进行一些模拟工作。496M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485图9.第九条。 基于（a）CMOS（b）CPL（c）Hybrid（d）XOR（参考文献15）XOR（参考文献16）和（f）XOR（参考文献18）的全加器延迟分布的Monte Carlo仿真结果。M. 肖巴河Nakkeket/Engineering Science and Technology，an International Journal 19（2016）485497参比品[1] A. Chandrakasan，R.W.陈文生，低功率数位互补式金氧半导体设计，国立成功大 学 电 子 工 程 研究所，2002。[2] N.H. E Weste，D.陈文辉，CMOS积体电路设计，国立中山大学电子工程学系，2005。[3] V.G. Oklobdzija，D. Villeger，使用改进的列压缩树和优化的CMOS技术中的最后加法器改进乘法器设计，IEEE Trans. VLSI系统3（2）（1995）292-301。[4] A.M. Shams，D.K. Darwish，文学硕士张文，低功耗CMOS全加器单元的性能分析，IEEE Trans. VLSI系统10（1）（2002）20[5] M. Maeen ， V. Fordham ， K. 低 功 耗 1 位 全 加 器 单 元 的 设 计 ， IEICEElectron.Expr。6（16）（2009）1148-1154。[6] J.M. Rabey，A.钱德拉卡桑湾李国忠，数位积体电路设计，国立成功大学电子工程学系硕士论文，2002。[7] S. Purohit，M. 马嘉华，逻辑与电路实作对全加器效能之影响研究，IEEETrans. VLSI系统20（7）（2012）1327-1331。[8] R.辛格，S。李文，低功耗10T全加器的建模与分析，北京大学学报，2001。电路系统Comput. 23（14）（2014）1[9] R. Patel，H. Parasar，M. Wajid，减少晶体管数量的更快的算术和逻辑单元CMOS 设 计 ， Proc.of Intl. Conf. on Advances inCommunication ， Networkand Computing 142（2011）519-522.[10] 下午李，C. H.许永宏洪，用GDI结构实现的新型10-T全加器，Proc. IEEE Int.Symp.积分电路（2007年）115-118。[11] K.K. 查达河Chandel，使用栅极扩散输入技术的改进型低功耗CMOS全加器的设计和分析，J. Low Power Electron.6（4）（2010）482-490。[12] I. Hassoune，D.弗兰德尔岛O'Connor，J. Legat，ULPFA：a new efficientdesign of a power-aware full adder ， IEEE Trans. Circuits Syst. 57 （ 8 ）（2010）2066- 2074.[13] M. Aguirre-Hernandez，M.李明，高性能CMOS全加器的设计与实现，北京大学出版社，2000。VLSI系统19（4）（2011）718[14] G. Ramana Murthy 角Senthil Pari ，P. Velraj Kumar，T.S. Lim，A new 6-Tmultiplexerbasedfulladderforlowpowerandleakagecurrentoptimization，IEICE Electronics Express 9（17）（2012）1434-1441.[15] A. Morgenshtein，A.菲什洛杉矶Wagner，Gate Diffusion Input（GDI）-APowerEfficientMethod for Digital Combinational Circuits，IEEE Trans. VLSI系统10（5）（2002）566-581。[16] R. Uma ， P. Dhavachelvan ， Modified Gate Diffusion Input Technique： ANewTechniquefor Enhancing Performance in Full Adder Circuits ， Proc.ICCCS（2012）74-81.[17] 诉Forbes，M.Taheri ，K.Navi ，A.Mazreah，Design of two low power fulladdercells using GDI structure and hybrid CMOS logic style ， Integration（Amst）47（1）（2014）48-61.[18] A. 莫根施泰因岛Shwartz，A.全摆幅栅极扩散输入（GDI）逻辑- 用于低功率CLA加法器设计的案例研究，Integration（Amst）47（1）（2014）62-70。[19] S. 瓦里亚河Nagaria，S.Tiwari，用于低压VLSI设计的高速混合CMOS全加器电路的性能分析，VLSI设计（2012）1-18。