fpga实现跑马灯点亮要求实现8个LED灯四种模式，即：（1）从左到右移位点亮LED;（2）从右到左移位点亮LED;(3)从两边到中间移位点亮LED;(4)从中间到两边移位点亮LED的代码

下面是使用 Verilog HDL 语言实现的 FPGA 跑马灯点亮的代码，可以实现上述四种模式：

module led_controller(
  input clock,
  input reset,
  output reg [7:0] led
);

reg [2:0] mode = 3'b000;

always @(posedge clock or posedge reset) begin
  if (reset) begin
    mode <= 3'b000;
    led <= 8'b00000001;
  end else begin
    case (mode)
      3'b000: begin // 从左到右移位点亮LED
        if (led == 8'b10000000) begin
          led <= 8'b00000001;
        end else begin
          led <= led << 1;
        end
      end
      3'b001: begin // 从右到左移位点亮LED
        if (led == 8'b00000001) begin
          led <= 8'b10000000;
        end else begin
          led <= led >> 1;
        end
      end
      3'b010: begin // 从两边到中间移位点亮LED
        if (led == 8'b00011000) begin
          led <= 8'b00100100;
        end else if (led == 8'b00100100) begin
          led <= 8'b01000010;
        end else if (led == 8'b01000010) begin
          led <= 8'b10000001;
        end else begin
          led <= led << 1;
        end
      end
      3'b011: begin // 从中间到两边移位点亮LED
        if (led == 8'b10000001) begin
          led <= 8'b01000010;
        end else if (led == 8'b01000010) begin
          led <= 8'b00100100;
        end else if (led == 8'b00100100) begin
          led <= 8'b00011000;
        end else begin
          led <= led >> 1;
        end
      end
      default: led <= 8'b00000001;
    endcase
    if (clock % 50000000 == 0) begin // 切换模式
      mode <= mode + 1;
      if (mode > 3) begin
        mode <= 3'b000;
      end
    end
  end
end

endmodule

上述代码中，使用了一个 3 位的 `mode` 寄存器来记录当前的模式，每次时钟上升沿时根据模式执行相应的操作。其中，每种模式下的 LED 点亮方式如下：

- 从左到右移位点亮 LED：依次点亮 `led` 从左到右的每个 LED 灯，每次左移一位，并在最右侧灯熄灭。
- 从右到左移位点亮 LED：依次点亮 `led` 从右到左的每个 LED 灯，每次右移一位，并在最左侧灯熄灭。
- 从两边到中间移位点亮 LED：依次点亮 `led` 两边到中间的每个 LED 灯，每次左移一位，并在两侧最外层灯熄灭。
- 从中间到两边移位点亮 LED：依次点亮 `led` 中间到两边的每个 LED 灯，每次右移一位，并在两侧最外层灯熄灭。

在每个模式下，LED 灯的移动速度为时钟周期数，即移动速度为 FPGA 时钟频率的一半。在模式切换时，将 `mode` 寄存器加 1，并在达到最大值 3 时重置为 0，实现四种模式的循环播放。