用verilog写一个带延时的1wr ram

以下是一个基于Verilog的1WR RAM模块，带有可配置的延迟参数：

module onewire_ram (
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [7:0] addr,
    input [7:0] data_in,
    output [7:0] data_out
);

parameter DELAY_CYCLES = 10; // 延迟周期数

reg [7:0] mem [255:0];
reg [7:0] read_data;
reg [7:0] write_data;
reg [8:0] addr_reg;
reg wr_flag;
reg rd_flag;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        addr_reg <= 0;
        wr_flag <= 0;
        rd_flag <= 0;
    end else begin
        if (wr_en && !rd_en) begin
            addr_reg <= addr;
            write_data <= data_in;
            wr_flag <= 1;
        end else if (!wr_en && rd_en) begin
            addr_reg <= addr;
            rd_flag <= 1;
        end else begin
            addr_reg <= 0;
            wr_flag <= 0;
            rd_flag <= 0;
        end
    end
end

integer delay_count;

always @(posedge clk) begin
    if (wr_flag) begin
        mem[addr_reg] <= write_data;
        delay_count <= DELAY_CYCLES; // 设置延迟计数器
    end else if (rd_flag) begin
        read_data <= mem[addr_reg];
        delay_count <= DELAY_CYCLES; // 设置延迟计数器
    end else begin
        read_data <= 0;
    end
    
    if (delay_count > 0) begin
        delay_count <= delay_count - 1; // 延迟计数器递减
    end
end

assign data_out = rd_flag ? read_data : 0;

endmodule

此模块具有一个8位地址和8位数据输入/输出端口。当wr_en信号为高电平且rd_en信号为低电平时，它将在地址处写入数据。当wr_en信号为低电平且rd_en信号为高电平时，它将从地址处读取数据。带有可配置的延迟参数DELAY_CYCLES，用于在写入或读取操作完成后等待一定数量的时钟周期。这有助于确保RAM在读写时保持一致性。

另外，该模块还具有一个复位输入rst，用于将所有内部寄存器和计数器重置为初始状态。