用verilog 写一个计时时钟用数码管显示，当按下按键1时，用ram 存入当前计数值，当按下按键2时，从ram读出数值并在数码管显示

下面是一个简单的Verilog代码，用于实现计时时钟并使用数码管显示，同时支持将计时值存储到RAM并从RAM中读取计时值进行显示。此代码使用的数码管为共阳极数码管，使用了一个单独的按键来控制RAM的读写操作。

module clock_display(
  input clk,                 // 时钟输入
  input rst,                 // 复位信号
  input button1,             // 存储计时值的按键
  input button2,             // 读取计时值的按键
  output [3:0] seg_display,   // 数码管显示输出
  output reg [15:0] ram_data // 存储计时值的RAM
);

  reg [23:0] counter = 0; // 计时器

  // 时钟分频，每1000个时钟周期为1ms
  reg [9:0] div = 0;
  always @(posedge clk or posedge rst) begin
    if (rst) begin
      div <= 0;
      counter <= 0;
    end
    else begin
      if (div == 1000) begin
        div <= 0;
        counter <= counter + 1;
      end
      else begin
        div <= div + 1;
      end
    end
  end

  // 数码管显示逻辑
  always @(counter) begin
    case(counter[23:20])
      4'b0000: seg_display <= 4'b11111100; // 0
      4'b0001: seg_display <= 4'b01100000; // 1
      4'b0010: seg_display <= 4'b11011010; // 2
      4'b0011: seg_display <= 4'b11110010; // 3
      4'b0100: seg_display <= 4'b01100110; // 4
      4'b0101: seg_display <= 4'b10110110; // 5
      4'b0110: seg_display <= 4'b10111110; // 6
      4'b0111: seg_display <= 4'b11100000; // 7
      4'b1000: seg_display <= 4'b11111110; // 8
      4'b1001: seg_display <= 4'b11110110; // 9
      default: seg_display <= 4'b11111111; // 显示空白
    endcase
  end

  // RAM读写逻辑
  always @(posedge clk) begin
    if (button1) begin
      ram_data <= counter; // 存储计时值到RAM中
    end
    else if (button2) begin
      counter <= ram_data; // 从RAM中读取计时值并更新计时器
    end
  end

endmodule

这个代码模块包含了计时器、数码管显示、RAM读写三个部分的逻辑。数码管的显示逻辑使用了一个简单的case语句来实现，根据计时器的值来选择要显示的数字。RAM的读写操作在时钟上升沿触发，当按下按键1时将计时值存储到RAM中，当按下按键2时从RAM中读取计时值并更新计时器的值。