用Verilog写一个同时显示两个数码管的代码

以下是一个简单的 Verilog 代码，可以实现同时显示两个数码管：

module digit_display(
    input  [7:0] num,
    output [15:0] out
);

// 定义数码管显示的值
reg [6:0] digits [0:9] = {
    7'b111_1110, // 0
    7'b011_0000, // 1
    7'b110_1101, // 2
    7'b111_1001, // 3
    7'b011_0011, // 4
    7'b101_1011, // 5
    7'b101_1111, // 6
    7'b111_0000, // 7
    7'b111_1111, // 8
    7'b111_1011  // 9
};

// 显示数值
wire [6:0] digit1, digit2;
assign digit1 = digits[num[3:0]];
assign digit2 = digits[num[7:4]];

// 数码管输出
assign out = {digit1, digit2};

endmodule

该模块有一个输入端口和一个输出端口：

- `num`：输入的数值，占用 8 位，其中高 4 位用于显示第一个数码管，低 4 位用于显示第二个数码管。
- `out`：输出的数码管信号，占用 16 位，其中低 7 位为第一个数码管输出，高 7 位为第二个数码管输出。

在该模块内部，首先定义了一个 `digits` 数组，用于存储每个数字所对应的数码管显示值。然后，将输入的 `num` 拆分为高 4 位和低 4 位，分别通过 `digits` 数组获取对应的数码管显示值。最后，将两个数码管的输出合并为一个 16 位的信号输出。