用verilog基于fpga写一个实时时间代码

好的，以下是一个简单的Verilog代码，可以实现一个时钟模块，可以在FPGA上实时显示时间：

module clock (
    input clk,  // 接收时钟信号
    output reg [3:0] hour,  // 时
    output reg [5:0] minute,  // 分
    output reg [5:0] second  // 秒
);

reg [31:0] count;  // 用于计数
reg [3:0] hourReg;  // 存储小时数
reg [5:0] minuteReg;  // 存储分钟数
reg [5:0] secondReg;  // 存储秒数

always @(posedge clk) begin
    if (count == 50000000) begin  // 每秒钟计数50000000次
        count <= 0;
        secondReg <= secondReg + 1;
        if (secondReg == 60) begin  // 如果秒数达到60，则分钟数加1
            secondReg <= 0;
            minuteReg <= minuteReg + 1;
            if (minuteReg == 60) begin  // 如果分钟数达到60，则小时数加1
                minuteReg <= 0;
                hourReg <= hourReg + 1;
                if (hourReg == 24) begin  // 如果小时数达到24，则归零
                    hourReg <= 0;
                end
            end
        end
    end else begin
        count <= count + 1;
    end
end

assign hour = hourReg;
assign minute = minuteReg;
assign second = secondReg;

endmodule

这个时钟模块接收一个时钟信号（clk），并且输出当前的小时数、分钟数和秒数。其中，count 变量用于计数，每秒钟计数50000000次，然后秒数、分钟数和小时数都会随着时间的流逝而自动增加。注意，这个代码只是一个简单的实现，如果需要更精确的时间计算，请根据实际需要进行修改。