用硬件描述语言实现3-8译码器的设计

下面是一个VHDL描述的3-8译码器设计：

entity decoder_3to8 is
    port (
        input: in std_logic_vector(2 downto 0);
        output: out std_logic_vector(7 downto 0)
    );
end entity;

architecture Behavioral of decoder_3to8 is
begin
    process (input)
    begin
        case input is
            when "000" =>
                output <= "00000001";
            when "001" =>
                output <= "00000010";
            when "010" =>
                output <= "00000100";
            when "011" =>
                output <= "00001000";
            when "100" =>
                output <= "00010000";
            when "101" =>
                output <= "00100000";
            when "110" =>
                output <= "01000000";
            when "111" =>
                output <= "10000000";
            when others =>
                output <= (others => '0');
        end case;
    end process;
end architecture;

上述代码定义了一个名为`decoder_3to8`的实体，包含两个端口：输入端口`input`和输出端口`output`。输入端口使用3位std_logic向量表示，输出端口使用8位std_logic向量表示。在体系结构中，使用`process`语句定义了一个行为，该行为基于输入信号的值对输出信号进行赋值。根据输入值的不同，使用一组`when`语句来设置输出值。最后，对于任何非法输入，输出信号都被设置为0。