写一段关于可以整点报时的数字时钟的Verilog代码

以下是一个简单的可以整点报时的数字时钟的Verilog代码：

module clock(
    input clk, // 输入时钟信号
    output reg [3:0] hour, // 输出当前小时
    output reg [5:0] minute, // 输出当前分钟
    output reg [5:0] second // 输出当前秒钟
);

reg [3:0] count = 0; // 计数器
reg [3:0] hour_count = 0; // 小时计数器

always @(posedge clk) begin
    // 计数器加1
    count <= count + 1;
    
    // 如果计数器达到60，说明一分钟已经过去，分钟数加1
    if (count == 60) begin
        count <= 0;
        minute <= minute + 1;
        
        // 如果分钟数达到60，说明一小时已经过去，小时数加1
        if (minute == 60) begin
            minute <= 0;
            hour <= hour + 1;
            
            // 如果小时数达到12，说明一天已经过去，小时数清零
            if (hour == 12) begin
                hour <= 0;
            end
            
            // 每过12个小时，小时计数器加1
            hour_count <= hour_count + 1;
        end
    end
    
    // 如果小时计数器达到24，说明一天已经过去，整点报时
    if (hour_count == 24) begin
        hour_count <= 0;
        minute <= 0;
        second <= 0;
    end
    
    // 每秒钟输出当前秒钟数
    second <= count;
end

endmodule

该代码使用了一个计数器来计算时间的流逝，同时还使用了一个小时计数器来判断是否到了整点报时的时刻。每过一分钟，计数器加1，如果计数器达到60，说明一分钟已经过去，同时分钟数加1。如果分钟数达到60，说明一小时已经过去，同时小时数加1。如果小时数达到12，说明一天已经过去，小时数清零。每过12个小时，小时计数器加1。如果小时计数器达到24，说明一天已经过去，进行整点报时，同时分钟数和秒钟数也清零。每秒钟都会输出当前秒钟数。