给我一段数字时钟的verilog代码

下面是一个简单的数字时钟的 Verilog 代码，它使用时钟信号和计数器来实现一个简单的秒表功能，可以输出到七段数码管。

// Verilog code for a simple digital clock using a counter and seven-segment display

module digital_clock(clk, reset, display);

input clk, reset;
output reg [6:0] display;

reg [25:0] counter;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 0;
        display <= 7'b111_1111; // turn off display
    end else begin
        counter <= counter + 1;
        if (counter == 25000000) begin // 25 million clock cycles = 1 second
            counter <= 0;
            display <= display - 1; // decrement display every second
        end
    end
end

endmodule

这个代码使用一个 26 位的计数器来计算时钟周期数，并在每秒结束时将计数器复位。在时钟信号的上升沿或复位信号的上升沿时，计数器增加，并在每秒结束时将显示器的值减 1。最后，将七段数码管的输出连接到 display 端口，以显示当前的秒数。