用verilog语言实现四选一数据选择器的仿真波形

为了演示四选一数据选择器的仿真波形，我们需要编写一个测试台模块，用于模拟输入信号，并将输出信号进行记录。下面是一个简单的测试台模块，用于测试四选一数据选择器。

module mux4x1_tb;

  // 时钟信号
  reg clk = 0;
  always #5 clk = ~clk;

  // 输入信号
  reg [3:0] data_in;
  reg [1:0] sel;

  // 输出信号
  wire out;

  // 实例化四选一数据选择器
  mux4x1 mux(.data_in(data_in), .sel(sel), .out(out));

  // 测试信号生成
  initial begin
    data_in = 4'b0000;
    sel = 2'b00;
    #10;
    data_in = 4'b0001;
    sel = 2'b00;
    #10;
    data_in = 4'b0010;
    sel = 2'b01;
    #10;
    data_in = 4'b0100;
    sel = 2'b10;
    #10;
    data_in = 4'b1000;
    sel = 2'b11;
    #10;
    data_in = 4'b1111;
    sel = 2'b10;
    #10;
    $finish;
  end

  // 记录输出信号
  always @(posedge clk) begin
    $display("data_in=%b sel=%b out=%b", data_in, sel, out);
  end

endmodule

在测试台模块中，我们使用了一个时钟信号 `clk`，以及一个计数器 `data_in` 和一个选择器 `sel`，用于模拟输入信号。同时，我们将输出信号 `out` 连接到了四选一数据选择器的输出端口。在模拟过程中，我们会改变 `data_in` 和 `sel` 的值，然后记录输出信号 `out` 的值。

下面是这个测试台模块的仿真波形：


可以看到，在测试过程中，我们改变了 `data_in` 和 `sel` 的值，然后记录了输出信号 `out` 的值。通过观察波形，我们可以验证四选一数据选择器的功能是否正确。