八位移位寄存器verilog代码

以下是一个八位移位寄存器的 Verilog 代码：

module shift_register(input clk, input reset, input shift_in, output reg [7:0] shift_out);

always @ (posedge clk or posedge reset) begin
    if (reset) begin
        shift_out <= 8'b0;
    end else begin
        shift_out <= {shift_out[6:0], shift_in};
    end
end

endmodule

这个模块有一个时钟信号 `clk`，一个复位信号 `reset`，一个输入信号 `shift_in` 和一个输出信号 `shift_out`。每次时钟上升沿时，寄存器的值会向左移一位，同时输入信号 `shift_in` 会被放置在最低位。当复位信号 `reset` 为高电平时，寄存器的值会被清零。