FPGA串口点亮LED灯的Verilog log 代码

以下是一个简单的Verilog代码示例，用于在FPGA上通过串口控制LED灯的点亮和熄灭。

module uart_led(
    input clk,
    input rstn,
    input [7:0] uart_rx_data,
    input uart_rx_ready,
    output reg [7:0] uart_tx_data,
    output reg uart_tx_valid,
    output reg led
);

reg [7:0] data_reg;
reg valid_reg;
reg [3:0] cnt;

assign led = data_reg[0];

always @(posedge clk or negedge rstn) begin
    if (~rstn) begin
        data_reg <= 8'h00;
        valid_reg <= 1'b0;
        cnt <= 4'h0;
    end else begin
        if (uart_rx_ready) begin
            data_reg <= uart_rx_data;
            valid_reg <= 1'b1;
        end

        if (cnt == 4'hF) begin
            uart_tx_valid <= valid_reg;
            uart_tx_data <= data_reg;
            cnt <= 4'h0;
        end else begin
            uart_tx_valid <= 1'b0;
            cnt <= cnt + 1;
        end
    end
end

endmodule

在上面的代码中，输入时钟信号 `clk` 和复位信号 `rstn` 用于控制模块的行为。输入信号 `uart_rx_data` 和 `uart_rx_ready` 分别表示串口接收到的数据和接收数据是否准备好。输出信号 `uart_tx_data` 和 `uart_tx_valid` 分别表示要发送的数据和是否准备好发送数据。最后，输出信号 `led` 控制LED灯的状态。

在代码的主体部分中，`always` 块使用时钟信号来控制代码的行为。如果复位信号处于低电平状态，所有寄存器都将被重置为初始状态。如果接收到新的数据，则将其存储在 `data_reg` 寄存器中，并将 `valid_reg` 设置为有效。然后，使用计数器 `cnt` 来控制发送数据的时机。如果 `cnt` 达到 15，则表示已经发送了一组数据，将 `uart_tx_valid` 和 `uart_tx_data` 设置为相应的值，否则 `uart_tx_valid` 将保持为零，`cnt` 将增加1。最后，将 `data_reg` 的最低位用于控制LED灯的状态。

请注意，此代码仅用于演示目的，可能需要根据具体的FPGA板和串口模块进行修改。