verilog程序编写计数器

以下是一个简单的 Verilog 计数器程序：

module counter(
  input clk,
  input rst,
  output reg [3:0] count
);

always @(posedge clk or posedge rst) begin
  if (rst) begin
    count <= 4'b0;
  end else begin
    count <= count + 1;
  end
end

endmodule

这个计数器模块有一个时钟输入 `clk`，一个复位输入 `rst`，和一个 4 位的计数器输出 `count`。每当时钟上升沿到来时，计数器就会加 1。如果复位信号 `rst` 被置为高电平，则计数器会被重置为 0。

你可以在测试台模块中实例化这个计数器模块，并提供时钟和复位信号。以下是一个简单的测试程序：

module testbench;

reg clk;
reg rst;
wire [3:0] count;

counter dut (
  .clk(clk),
  .rst(rst),
  .count(count)
);

initial begin
  clk = 0;
  forever #5 clk = ~clk;
end

initial begin
  rst = 1;
  #10 rst = 0;
end

endmodule

在这个测试程序中，我们使用了两个 `reg` 类型的变量 `clk` 和 `rst`，以及一个 `wire` 类型的变量 `count`。我们实例化了一个计数器模块 `dut`，并将 `clk`、`rst` 和 `count` 分别连接到计数器模块的时钟、复位和计数器输出端口。

在测试程序的 `initial` 块中，我们先将复位信号 `rst` 置为高电平，然后等待一段时间后将其置为低电平。在 `forever` 循环中，我们使用一个 `#5` 的延迟时间来控制时钟的频率，让时钟以每 5 个时间单位的速度翻转。这样，我们就可以观察计数器输出 `count` 的变化了。

你可以使用仿真工具来运行这个测试程序，并观察计数器输出 `count` 的变化。