这段代码的testbench怎么写

编写一个针对双向4位可逆计数器的Verilog测试台（Testbench，也称为TB）可以帮助我们检查模块的行为。这里是一个基本的testbench例子：

// 定义系统时钟
parameter freq = 100_000_000; // 100MHz
reg clk;

// 定义测试数据和期望结果
wire [3:0] data_in;
wire [3:0] expected_data_out;
wire actual_data_out;

// 创建计数器实例
bcd_counter #(.freq(freq)) counter (
    .clk(clk),
    .direction(direction),
    .data_in(data_in),
    .reset(reset_signal), // 测试用例中设置
    .enable(enable_signal), // 测试用例中设置
    .data_out(actual_data_out)
);

initial begin
    // 初始化时钟
    clk = 0;
    forever begin
        #(freq / 4); // 1 clock cycle for a 100 MHz clock
        clk = !clk;
    end
end

task main;
    integer i;
    logic states[] = {'0', '1', '10', '11', '100', '101', '110', '111'}; // 状态序列
    integer state_index = 0;
    
    for (i = 0; i < 8; i++) begin
        reset_signal = 1'b1; // 清零计数器
        reset_signal = 1'b0; // 开始计数

        // 输入数据并等待计数完成
        $sleep(100); // 确保足够时间进行计数
        data_in = states[state_index];

        // 检查计数结果
        if (state_index != 7) begin
            expect(actual_data_out == expected_data_out); // 期待计数值等于预期
            $display("State %d: Input=%b, Output=%b", i, states[state_index], actual_data_out);
        end else {
            $display("Final State: Input=%b, Output=%b", states[state_index], actual_data_out);
        }

        // 更新状态
        state_index = (state_index + 1) % 8;
    end
endtask

initial begin
    $monitor("%t: clk = %b", $time, clk);
    main();
end

在这个testbench中，首先创建了一个`bcd_counter`模块实例，然后配置了时钟、输入和输出。接着定义了一个任务`main`，其中包含了计数器的初始化、输入数据和检查结果的循环。`$sleep`函数用于暂停进程直到计数结束，`$expect`用于比较实际结果和预期结果，`$monitor`则用于打印调试信息。