这个代码的testbench文件怎么写

编写Verilog测试台(testbench)主要是为了模拟硬件环境，以便验证交通信号灯模块的功能。以下是一个简单的testbench示例，假设我们叫它`traffic_light_tb.v`：

module traffic_light_tb;

reg clk, rst_n, red_start, yellow_start;
wire [1:0] light_state;

// 创建实际的traffic_light实例
traffic_light dut(
    .clk(clk),
    .rst_n(rst_n),
    .red_start(red_start),
    .yellow_start(yellow_start),
    .light_state(light_state)
);

initial begin
    $dumpfile("dut.vcd");
    $dumpvars(0, dut); // 打开波形 dump 文件

    clk = 0;          // 初始化时钟为低
    #100 clk = 1;     // 设置时钟频率，这里仅为示例
    forever begin
        rst_n = 0;     // 初始复位
        #5000 rst_n = 1; // 持续复位一段时间
        red_start = 1;  // 开启红灯
        #INTERVAL_RED red_start = 0; // 等待红灯结束
        #1000 yellow_start = 1;  // 开启黄灯
        #INTERVAL_YELLOW yellow_start = 0;
        #1000 green_start = 1;   // 开启绿灯
        #INTERVAL_GREEN green_start = 0;

        // 检查灯光状态是否按预期变化
        $display("Light state: %b", light_state);
        #100;   // 适当延时观察结果
    end
end

endmodule