给上面代码写一个testbench

为了编写一个测试台（Testbench）来验证上述VHDL设计的`prj`实体，你需要创建一个新的VHDL文件，包含一个仿真环境以及针对各个端口的模拟输入。以下是一个简单的testbench示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity prj_tb is
end prj_tb;

architecture Behavioral of prj_tb is
component prj is
    Port(
        clk       : in  STD_LOGIC;
        reset     : in  STD_LOGIC;
        seg       : out STD_LOGIC_VECTOR(6 downto 0);
        sel       : out STD_LOGIC_VECTOR(5 downto 0)
    );
end component;

signal clk_gen : std_logic := '0';          -- 仿真时钟源
signal reset_gen : std_logic := '1';         -- 仿真复位信号
signal expected_seg : std_logic_vector(6 downto 0); -- 预期显示结果
signal actual_seg : std_logic_vector(6 downto 0);   -- 实际接收到的显示结果

procedure stimulus is
begin
    -- 设置初始时间和期望显示
    hour <= 0;
    minute <= 0;
    second <= 0;
    expected_seg <= "0000001"; -- 初始显示应该是0

    -- 循环模拟时钟
    for i in 0 to 100 loop
        clk_gen <= not clk_gen after 10 ns; -- 模拟10纳秒周期的时钟
        if rising_edge(clk_gen) and reset_gen = '0' then
            if i = 10 then -- 等待一段时间让时钟初始化
                reset_gen <= '0';
            elsif i mod 60 = 0 then -- 每60步检查是否到了新的一分钟
                expected_seg <= "0000110";
            elsif i mod 3600 = 0 then -- 每3600步检查是否到了新的一小时
                expected_seg <= "1001100";
        end if;

        -- 检查实际显示与预期是否一致
        assert seg = expected_seg report "Seg display mismatch: Expected: " & std_logic'image(expected_seg) & ", Actual: " & std_logic'image(actual_seg);
        
        wait for 10 ns; -- 暂停一段时间等待下一次时钟事件
    end loop;
end procedure;

begin
    uut : prj port map (
        clk => clk_gen,
        reset => reset_gen,
        seg => actual_seg,
        sel => '0' -- 不在这里做实际操作，仅作为示例保留
    );

    stim_process : process is
    begin
        stimulus;
        wait;
    end process;
end Behavioral;

这个testbench首先声明了一个`prj`组件实例`uut`并配置其输入和输出端口。接着定义了一些信号来模拟时钟和复位，并设置一个步骤循环来改变时间，同时比较实际显示与预期显示是否一致。在每个时钟周期结束时，如果发现显示错误，会抛出报告。注意，这里假设`sel`端口在实际应用中不需要操作，所以只设置了为固定值。