请用verilog语言编写一个四路抢答器程序

在Verilog中，我们可以使用顺序结构（if-else if-else）、存储单元（reg或wire）、计数器以及状态机来编写一个四路抢答器的基本框架。以下是简化的示例代码：

module four_way_raffle(
    input wire [3:0] contestant_inputs, // 输入四个参赛者的按钮
    output reg [3:0] winner,          // 输出抢答成功的选手编号
    input wire start_button,           // 开始抢答的按钮
    input wire reset                // 重置计数器
);
    
    // 定义全局计数器变量，初始值为0
    reg [3:0] counter;

    // 定义状态机状态枚举
    enum logic {IDLE, COUNTING, END} state;

    always @(posedge clk) begin
        case(state)
            IDLE:
                if(start_button == 1 && reset == 0) begin
                    state <= COUNTING;
                    counter <= 0; // 从零开始计数
                end
            COUNTING:
                if(counter == 4'd3) begin
                    winner <= contestant_inputs[contestant_inputs == 1'b1]; // 找到第一个按下3次的选手
                    state <= END;
                else if(reset == 1) begin
                    state <= IDLE;
                    counter <= 0;
                end
                else begin
                    counter <= counter + 1'b1;
                end
            END: // 结束状态，不做处理
        endcase
    end

endmodule

在这个例子中，`contestant_inputs`是四位输入，当一个按钮被连续按下三次时，相应的选手被认为是赢家。`start_button`启动抢答过程，`reset`用于重置计数器。