写出Verilog HDL程序：设计一个8位的Led流水灯，已知时钟为50MHz，移位延时为300Ms

在Verilog HDL中，我们可以使用`always @(posedge clk)`结构来同步操作，结合`reg [7:0] led_data;`存储LED的状态，并通过计数器来实现300ms的延时。下面是一个简单的示例代码：

module led_strip (
    input wire clk,         // 50MHz 时钟输入
    output reg [7:0] led_data     // 8位LED状态输出
);

parameter COUNT_WIDTH = 16,   // 计数器宽度，300ms大约需要400ns * 2^16次循环
             DELAY_CYCLES = 300 * 1000 * (50*1000); // 300ms转换成时钟周期数

// 移位寄存器
reg [COUNT_WIDTH-1:0] shift_reg;

// 初始化计数器
initial begin
    shift_reg <= {COUNT_WIDTH{1'b0}};  // 设置初始值全零
end

// 主过程，对led_data进行左移并更新LED状态
always @(posedge clk) begin
    if (shift_reg[COUNT_WIDTH-1]) begin
        shift_reg <= shift_reg >> 1; // 左移一位
        led_data <= {led_data[6:0], shift_reg[0]}; // 更新LED状态
    end else begin
        shift_reg <= {shift_reg[COUNT_WIDTH-2:0], 1'b0}; // 延迟结束，重置最右边位
    end
    
    // 控制计数器递减
    if (!shift_reg[COUNT_WIDTH-1]) COUNT <= COUNT - 1;
    
    // 当计数器溢出时，重新开始
    if (COUNT == 0) COUNT <= DELAY_CYCLES;
end

// 避免无限计数的辅助信号
localparam COUNT = DELAY_CYCLES;

endmodule