verilog边沿触发控制流水灯

以下是Verilog实现边沿触发控制流水灯的代码和思路解析：

module edge_triggered_flow_led(
    input clk, // 时钟信号
    input rst, // 复位信号
    output reg [3:0] led // 流水灯输出
);

reg [1:0] cnt; // 计数器，用于控制流水灯的切换
reg cnt_en, cnt_en_1; // cnt_en表示计数器使能信号，cnt_en_1表示上一个时钟周期的计数器使能信号
reg negde; // 取下降沿信号

// 取下降沿信号
assign negde = ~cnt_en && cnt_en_1;

// 计数器递增
always @(posedge clk or posedge rst) begin
    if (rst) begin
        cnt <= 2'b00;
        cnt_en <= 1'b0;
        cnt_en_1 <= 1'b0;
    end
    else begin
        cnt_en <= 1'b1;
        cnt_en_1 <= cnt_en;
        if (cnt_en && ~negde) begin
            cnt <= cnt + 1;
        end
    end
end

// 流水灯控制
always @(posedge clk or posedge rst) begin
    if (rst) begin
        led <= 4'b0000;
    end
    else begin
        case (cnt)
            2'b00: led <= 4'b0001;
            2'b01: led <= 4'b0010;
            2'b10: led <= 4'b0100;
            2'b11: led <= 4'b1000;
        endcase
    end
end

endmodule

代码思路解析：
1. 定义计数器cnt，用于控制流水灯的切换，cnt的值从0到3循环；
2. 定义计数器使能信号cnt_en和上一个时钟周期的计数器使能信号cnt_en_1，用于判断计数器是否需要递增；
3. 定义取下降沿信号negde，用于判断是否需要切换流水灯；
4. 在时钟上升沿时，如果计数器使能信号cnt_en为1且取下降沿信号negde为0，则计数器cnt递增；
5. 在时钟上升沿时，根据计数器cnt的值控制流水灯的输出。