四位十进制可逆计数器verilog代码

下面是一个使用Verilog语言编写的四位十进制可逆计数器的代码示例：

module decimal_counter(
    input clk,
    input reset,
    input enable,
    output reg [3:0] count
);

always @(posedge clk) begin
    if(reset) begin
        count <= 4'b0000;  // 初始化计数器
    end
    else if(enable) begin
        // 实现十进制递增
        if(count == 4'b1001) begin
            count <= 4'b0000;  // 计数达到9后重置为0
        end
        else begin
            count <= count + 1;  // 计数递增
        end
    end
end

endmodule

本模块定义了一个四位计数器，其中`clk`为时钟信号，`reset`为复位信号，`enable`为使能信号，`count`为输出的四位十进制数。

在时钟上升沿触发的`always`块中，首先检查复位信号`reset`是否为1，若为1则将计数器重置为0。否则，检查使能信号`enable`是否为1，若为1，则进行十进制递增。当计数值达到9时，将计数器重置为0。其他情况下，计数器值加1。

这个计数器可以用于诸如计时、统计和时序控制等应用中。使用时，只需在顶层模块中实例化该模块，并将合适的输入和输出进行连接即可。