Testbench仿真程序的编写，与VHDL的层次化编程结构类似，把待测程序当作元件，需要使用元件例化语句。

是的，您说得很对。在 Testbench 仿真程序中，我们可以将待测程序（即需要测试的电路）看作一个元件，使用元件实例化语句将其实例化到 Testbench 中，并连接产生的激励信号。

下面是一个简单的 Testbench 仿真程序的例子，演示了如何使用元件实例化语句将待测程序实例化到 Testbench 中：

library ieee;
use ieee.std_logic_1164.all;

entity testbench is
end testbench;

architecture behavior of testbench is
    signal a, b, c : std_logic;
begin
    dut_inst : entity work.dut
        port map (
            a => a,
            b => b,
            c => c
        );

    stimulus : process
    begin
        a <= '0';
        b <= '0';
        wait for 10 ns;

        a <= '1';
        wait for 10 ns;

        b <= '1';
        wait for 10 ns;

        a <= '0';
        wait for 10 ns;

        b <= '0';
        wait for 10 ns;

        wait;
    end process;
end behavior;

在这个例子中，我们定义了一个名为 `testbench` 的实体，它是空的，没有任何端口。在结构体中，我们定义了三个信号：`a`、`b` 和 `c`，用于模拟对待测程序的输入和输出。然后，我们使用元件实例化语句实例化了一个名为 `dut_inst` 的元件，这个元件是我们需要测试的待测程序。在 `port map` 中，我们将 `a`、`b` 和 `c` 信号与待测程序的输入端口 `a`、`b` 和输出端口 `c` 进行了连接。

接着，我们定义了一个名为 `stimulus` 的进程，用于产生测试电路的输入信号。在这个进程中，我们分别将 `a` 和 `b` 信号赋值为 `'0'`，然后等待 10 ns，再将 `a` 信号赋值为 `'1'`，再等待 10 ns，接着将 `b` 信号赋值为 `'1'`，再等待 10 ns，以此类推。最后，我们使用 `wait` 语句来让进程一直运行，直到仿真结束。

这个 Testbench 仿真程序可以用于测试一个待测程序，它的输入信号 `a` 和 `b` 分别表示待测程序的两个输入，输出信号 `c` 表示待测程序的输出。通过修改进程中的输入信号赋值，我们可以模拟不同的输入信号对待测程序的响应。