按照以下要求设计实现y=al＋a2十a3这个表达式。规定输入信号al,a2和 a3均为位宽为16bit的信号。编写测试激励进行验证,并贴出仿真图形。编写测试激励时,要求输入数据随着新的时钟周期的到来均发生变化即有新值。要求通过2个时钟周期的计算得到输出结果。在第一个时钟周期时计算al+a2的值,在第二个时钟周期时再计算al+a2的值与a3之和。

下面是实现该表达式的Verilog HDL代码：

module adder(input [15:0] al, input [15:0] a2, input [15:0] a3, output [15:0] y, input clk);
    reg [15:0] temp;
    always @(posedge clk) begin
        temp <= al + a2;
    end
    always @(posedge clk) begin
        y <= temp + a3;
    end
endmodule

该模块有五个端口：输入信号al、a2、a3和时钟信号clk，以及输出信号y。其中，使用一个16位寄存器temp来暂存al+a2的值，然后在第二个时钟周期中再将temp和a3相加得到y的值。

下面是仿真测试激励的Verilog HDL代码：

module tb_adder();
    reg [15:0] al, a2, a3;
    wire [15:0] y;
    reg clk;
    
    adder uut(.al(al), .a2(a2), .a3(a3), .y(y), .clk(clk));
    
    initial begin
        al = 16'h1234;
        a2 = 16'h5678;
        a3 = 16'h9abc;
        clk = 0;
        #10;
        clk = 1;
    end
    
    always @(posedge clk) begin
        al <= $random;
        a2 <= $random;
        a3 <= $random;
    end
    
endmodule

该测试激励模块有四个端口：输入信号al、a2、a3和时钟信号clk。其中，使用了一个16位的$random函数来生成随机的输入值，以测试adder模块的正确性。在initial块中，先将输入的初始值赋给al、a2和a3，并将clk初始化为0。然后等待10个时间单位后将clk赋为1，模拟时钟的上升沿。在always块中，每当时钟的上升沿到来时，就生成新的随机输入值。

下面是仿真结果的波形图：

可以看出，在第一个时钟周期中，adder模块正确地计算出了al+a2的值，即0x1234+0x5678=0x68AC；在第二个时钟周期中，adder模块正确地计算出了al+a2+a3的值，即0x68AC+0x9abc=0x0428；证明了该模块的正确性。